公开(公告)号：CN118800773A

公开(公告)日：2024-10-18

申请号：CN202310391017.3

申请日：2023-04-11

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 顾飞丹 ,  陈卓凡 ,  王胜 ,  王彦 ,  张海洋

IPC分类号： H01L27/088 ,  H01L23/48 ,  H01L23/528 ,  H01L21/768 ,  H01L21/8234

摘要： 一种半导体结构及其形成方法，半导体结构包括：基底，基底上形成有栅极结构，栅极结构两侧的基底内形成有源漏掺杂层，栅极结构侧部的基底上形成有介电层，介电层覆盖栅极结构的顶部；金属生长层，位于源漏掺杂层的顶部；源漏互连层，贯穿金属生长层顶部的介电层，且与金属生长层的顶部相接触，源漏互连层以源漏掺杂层顶部的金属生长层作为生长基础，由下而上生长而成。本发明的源漏互连层是以金属生长层的顶部为起始位置，由下而上生长而成，因此，在源漏互连层的生长过程中，源漏互连层的顶部不容易过早地封口，相应的，源漏互连层的内部不易形成孔洞，从而提高了源漏互连层的形成质量，进而提高了半导体结构的性能。

公开(公告)号：CN113496951B

公开(公告)日：2024-09-17

申请号：CN202010271437.4

申请日：2020-04-08

申请人： 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

发明人： 陈建 ,  涂武涛 ,  张海洋

IPC分类号： H01L21/8238 ,  H01L21/67

摘要： 本发明实施例他提供的一种半导体制造方法以及制造系统，用于执行刻蚀工艺，未刻蚀的晶圆为来料晶圆，已完成刻蚀的晶圆为输出晶圆，所述方法包括：采集所述来料晶圆上多个位置点的第一工艺数据；基于所述第一工艺数据调整多个位置点对应的第一刻蚀工艺参数，增加多个位置点刻蚀后的均一性；采集所述输出晶圆的第二工艺数据；基于所述第二工艺数据调整来料晶圆的第二刻蚀工艺参数，增加输出晶圆之间的均一性；根据所述第一刻蚀工艺参数和所述第二刻蚀工艺参数对来料晶圆进行刻蚀。本发明实施例从前馈和反馈两个方向上对工艺参数进行了校正，从而更加精准的控制了当前工艺中形成结构的高度或厚度，进而提高了半导体器件的电学性能。

公开(公告)号：CN112117192B

公开(公告)日：2024-09-17

申请号：CN201910545011.0

申请日：2019-06-21

申请人： 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

发明人： 张海洋 ,  郑二虎 ,  洪中山

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L21/306

摘要： 一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有分立排列的第一鳍部以及第二鳍部；在所述衬底上形成隔离层，所述隔离层填充满所述第一鳍部及所述第二鳍部间的间隙，且所述隔离层的顶部与所述第一鳍部和第二鳍部的顶部齐平；在所述第一鳍部上形成掩膜层，且所述掩膜层覆盖所述隔离层顶部的部分表面；以所述掩膜层为掩膜，采用原子层刻蚀工艺刻蚀所述隔离层，使得刻蚀所述隔离层时不会偏移，不会损害所述第一鳍部。进一步，也可以将所述第二鳍部完全去除干净，使得最终形成鳍部均匀，半导体器件性能得到提升。

公开(公告)号：CN118504369A

公开(公告)日：2024-08-16

申请号：CN202310129364.9

申请日：2023-02-16

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 殷立强 ,  柯星 ,  司进 ,  宁倩玉 ,  崇二敏 ,  张海洋

IPC分类号： G06F30/27 ,  H01L21/66 ,  G06F30/17 ,  G06N3/08 ,  G06N3/044

摘要： 一种半导体结构的形成方法，包括：提供若干历史晶圆的制程数据，若干历史晶圆的制程数据包括若干训练晶圆的制程数据和若干测试晶圆的制程数据；基于历史晶圆的制程数据，由第一机器学习系统提取相应的应用工艺参数，以及对第二机器学习系统进行训练和测试，直至第二机器学习系统的预测准确率达到预设阈值；提供待检测晶圆；将待检测晶圆中的第一制程工艺的应用工艺参数输入第二机器学习系统中，由第二机器学习系统输出制程结构的关键尺寸参数。通过将待检测晶圆中的第一制程工艺的工艺参数输入机器学习系统中，由第二机器学习系统输出待检测晶圆的制程结构的关键尺寸参数，减少对制程结构的关键尺寸参数测量时间，提高制程效率。

公开(公告)号：CN112786535B

公开(公告)日：2024-07-16

申请号：CN201911071524.9

申请日：2019-11-05

申请人： 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

发明人： 张海洋 ,  刘盼盼

IPC分类号： H01L21/8234

摘要： 一种半导体结构的形成方法，包括：提供衬底，衬底包括第一区域和第二区域，第一区域的衬底上形成有若干鳍部；在第一区域和第二区域的衬底上形成第一隔离结构；形成横跨第一区域的鳍部和第一隔离结构的栅极结构和伪栅结构；在栅极结构两侧的鳍部内形成外延层；刻蚀第二区域的部分第一隔离结构和衬底，形成第一开口；在第一开口内填充满导电材料层；刻蚀去除伪栅结构，同时刻蚀去除第一开口内部分厚度的导电材料层，形成电源轨；刻蚀第一区域的鳍部和第一隔离结构，形成第二开口，第二开口沿垂直于鳍部延伸方向贯穿鳍部；在第二开口内形成第二隔离结构。本发明实施例提供的形成方法，可以简化工艺流程，还有利于提高半导体结构的性能。

公开(公告)号：CN111834208B

公开(公告)日：2024-06-04

申请号：CN201910302797.3

申请日：2019-04-16

申请人： 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

发明人： 纪世良 ,  张海洋

IPC分类号： H01L21/28 ,  H01L29/423

摘要： 本发明公开了一种金属栅极的形成方法，包括在栅极层上形成栅极沟槽；在栅极沟槽的内侧壁上沉积第一栅极氧化层；在第一栅极氧化层之间沉积介质层；移除第一栅极氧化层，并在介质层周侧沉积金属材料层。相比于现有技术中先沉积氧化层再刻蚀栅极层的方法，本方法通过沉积第一栅极氧化层对介质层的轮廓进行了限制，避免介质层出现不规则的轮廓的问题；进一步地，先刻蚀栅极层形成栅极沟槽，再沉积第一栅极氧化层，可以有效地防止栅极沟槽中在沉积介质层之前会有非晶硅残留的问题；用沉积第一栅极氧化层的方法收缩关键尺寸，使得半导体器件的关键尺寸更容易控制，提高了半导体器件的质量。本发明还公开了一种由该方法形成的性能更好的半导体器件。

公开(公告)号：CN111863723B

公开(公告)日：2024-05-31

申请号：CN201910359224.4

申请日：2019-04-30

申请人： 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

发明人： 张海洋 ,  纪世良

IPC分类号： H01L21/786 ,  H01L21/8234

摘要： 一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底、位于衬底上的栅极结构、位于栅极结构上的绝缘盖帽层以及位于栅极结构之间衬底上的源漏连接层，源漏连接层的顶面低于绝缘盖帽层的顶面；在绝缘盖帽层上形成刻蚀停止层；在源漏连接层上形成源漏介电层；采用第一刻蚀工艺去除源漏连接层上的源漏介电层，形成第一开口；在第一刻蚀工艺中，绝缘盖帽层的被刻蚀速率小于源漏介电层的被刻蚀速率，且刻蚀停止层的被刻蚀速率小于绝缘盖帽层的被刻蚀速率；在第一开口中形成源漏接触孔插塞。形成第一开口的过程中，刻蚀停止层不容易被刻蚀去除，降低了源漏接触孔插塞与栅极结构发生桥接的概率，优化了半导体结构的电学性能。

公开(公告)号：CN116250077A8

公开(公告)日：2024-05-17

申请号：CN202080103775.5

申请日：2020-11-24

申请人： 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

发明人： 张海洋 ,  苏博 ,  肖杏宇

IPC分类号： H01L27/092 ,  H01L21/8238

摘要： 一种半导体结构及半导体结构的形成方法，其中方法包括：提供基底，所述基底上具有介质层，所述介质层包括：第二区和位于所述第二区上的第一区，且所述第一区内具有若干相互分立的初始第一纳米线，所述第二区内具有若干相互分立的初始第二纳米线；刻蚀所述第一区的介质层和初始第一纳米线，在所述第一区内形成第一开口，且使所述初始第一纳米线形成第一纳米线；刻蚀所述第一开口底部的介质层和初始第二纳米线，在所述第二区内形成第二开口，且使所述初始第二纳米线形成第二纳米线；在所述第二开口内形成第二源漏层；在所述第二源漏层表面形成隔离层；在所述第一开口内形成第一源漏层。所述方法形成的半导体结构的性能较好。

公开(公告)号：CN118016523A

公开(公告)日：2024-05-10

申请号：CN202211407650.9

申请日：2022-11-10

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 谭程 ,  涂武涛 ,  王彦 ,  张海洋 ,  叶彬

IPC分类号： H01L21/28 ,  H01L29/423 ,  H01L21/336

摘要： 本申请实施例提供一种半导体结构的形成方法，包括：提供基底，包括衬底、鳍部、伪栅结构，源漏掺杂结构，伪栅结构的侧面和源漏掺杂结构的顶面构成第一沟槽；形成保形覆盖第一沟槽的第一保护层；在第一沟槽的侧壁形成牺牲层，以及在牺牲层的侧壁形成隔离层；暴露第一沟槽底部的源漏掺杂结构；在第一沟槽内形成与源漏掺杂结构电连接的源漏电极；去除源漏电极两侧的牺牲层，在隔离层与第一保护层之间形成空气侧墙；形成覆盖源漏电极的空气覆盖层，其中，空气覆盖层仅覆盖空气侧墙的顶部；在空气覆盖层上形成第一介质层，第一介质层与源漏电极的顶部齐平。本申请实施例提供的半导体结构的形成方法，可以提高半导体工艺形成的器件性能。

公开(公告)号：CN117810259A

公开(公告)日：2024-04-02

申请号：CN202211206999.6

申请日：2022-09-30

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 李政宁 ,  宋佳 ,  柯星 ,  纪世良 ,  张海洋

IPC分类号： H01L29/78 ,  H01L27/088 ,  H01L21/336 ,  H01L21/8234

摘要： 一种半导体结构及其形成方法，包括：提供基底，基底的顶部形成有沟道叠层结构，沟道叠层结构包括一个或多个堆叠的沟道叠层，每一个沟道叠层包括牺牲层以及位于牺牲层上的沟道层，基底的顶部形成有横跨沟道叠层结构的栅极结构，栅极结构覆盖沟道叠层结构的部分顶部和部分侧壁；在栅极结构的侧壁形成侧墙层；在侧墙层的侧壁形成保护层，牺牲层和保护层之间具有刻蚀选择比；在栅极结构两侧的沟道叠层结构中形成凹槽，凹槽的侧壁暴露出沟道叠层；沿平行于基底且与栅极结构的延伸方向相垂直的方向上，横向刻蚀凹槽侧壁露出的部分牺牲层，形成内沟槽；在内沟槽中形成内壁侧墙层；在凹槽中形成源漏掺杂层。保护层降低了侧墙层受到损伤的概率。