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公开(公告)号：CN110571259B
公开(公告)日：2023-04-07
申请号：CN201810570891.2
申请日：2018-06-05
发明人： 金兰
IPC分类号： H01L29/06 , H01L21/336 , H01L29/78
摘要： 本发明提供了一种FINFET器件及其形成方法。在形成栅极导电层之后，去除介质材料层中覆盖鳍片顶壁且未被栅极导电层覆盖的部分，以缓解栅极导电层下方的介质材料层受到侧向侵蚀的问题，并利用侧墙同时覆盖栅极导电层和栅极介质层，从而在后续刻蚀鳍片时，能够进一步避免栅极介质层被刻蚀消耗的问题。如此，即可防止栅极导电层从其底部暴露出，进而确保栅极导电层和源漏层之间不会发生桥接的问题，有效改善了所形成的FINFET器件的漏电流现象。
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公开(公告)号：CN109817524B
公开(公告)日：2022-02-15
申请号：CN201711172792.0
申请日：2017-11-22
IPC分类号： H01L21/336 , H01L29/78
摘要： 一种半导体器件及其形成方法，所述方法包括以下步骤：提供半导体衬底，所述半导体衬底的表面形成有凸出的鳍部；在所述鳍部的表面形成栅介质层；在所述半导体衬底上形成横跨所述鳍部的栅极结构；向所述栅介质层进行离子注入，以在所述栅极结构的两侧的栅介质层内形成掺杂介质层；对所述栅极结构两侧的鳍部进行刻蚀，以在所述鳍部内形成置换槽，所述置换槽与所述栅极结构之间保留有所述掺杂介质层，其中，所述刻蚀对于所述掺杂介质层的刻蚀率低于对所述栅介质层的刻蚀率；在所述置换槽内形成源漏掺杂区。本发明方案可以有效地间隔源漏掺杂区与栅极结构，提高半导体器件的性能。
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公开(公告)号：CN110571259A
公开(公告)日：2019-12-13
申请号：CN201810570891.2
申请日：2018-06-05
发明人： 金兰
IPC分类号： H01L29/06 , H01L21/336 , H01L29/78
摘要： 本发明提供了一种FINFET器件及其形成方法。在形成栅极导电层之后，去除介质材料层中覆盖鳍片顶壁且未被栅极导电层覆盖的部分，以缓解栅极导电层下方的介质材料层受到侧向侵蚀的问题，并利用侧墙同时覆盖栅极导电层和栅极介质层，从而在后续刻蚀鳍片时，能够进一步避免栅极介质层被刻蚀消耗的问题。如此，即可防止栅极导电层从其底部暴露出，进而确保栅极导电层和源漏层之间不会发生桥接的问题，有效改善了所形成的FINFET器件的漏电流现象。
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公开(公告)号：CN109817524A
公开(公告)日：2019-05-28
申请号：CN201711172792.0
申请日：2017-11-22
IPC分类号： H01L21/336 , H01L29/78
摘要： 一种半导体器件及其形成方法，所述方法包括以下步骤：提供半导体衬底，所述半导体衬底的表面形成有凸出的鳍部；在所述鳍部的表面形成栅介质层；在所述半导体衬底上形成横跨所述鳍部的栅极结构；向所述栅介质层进行离子注入，以在所述栅极结构的两侧的栅介质层内形成掺杂介质层；对所述栅极结构两侧的鳍部进行刻蚀，以在所述鳍部内形成置换槽，所述置换槽与所述栅极结构之间保留有所述掺杂介质层，其中，所述刻蚀对于所述掺杂介质层的刻蚀率低于对所述栅介质层的刻蚀率；在所述置换槽内形成源漏掺杂区。本发明方案可以有效地间隔源漏掺杂区与栅极结构，提高半导体器件的性能。
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公开(公告)号：CN107452626A
公开(公告)日：2017-12-08
申请号：CN201610369921.4
申请日：2016-05-30
发明人： 金兰
IPC分类号： H01L21/336 , H01L29/78
摘要： 本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供具有PMOS区的半导体衬底，在半导体衬底上形成有栅极结构以及位于栅极结构两侧的侧壁结构；在位于PMOS区的侧壁结构之间的半导体衬底中形成嵌入式锗硅层；对嵌入式锗硅层进行升温处理，以使硅帽层在嵌入式锗硅层的表面的生长速率均一；在嵌入式锗硅层的顶部形成硅帽层。根据本发明，可以使形成的硅帽层的厚度均一，改善器件的性能。
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公开(公告)号：CN108573872B
公开(公告)日：2021-05-04
申请号：CN201710131338.4
申请日：2017-03-07
发明人： 金兰
IPC分类号： H01L21/336 , H01L29/78 , H01L29/04
摘要： 本发明提供一种半导体结构及其形成方法，其中方法包括：提供衬底；在衬底中形成外延层，外延层包括第一区域和第二区域，第一区域的外延层具有第一晶面，第二区域外延层具有第二晶面，第一晶面与第二晶面的晶面指数不相同；在外延层的第一区域和第二区域上形成覆盖层结构，所述覆盖层结构包括单层覆盖层或多层覆盖层，形成所述覆盖层的步骤包括：在外延层第一区域和第二区域上形成初始覆盖层，第一区域的初始覆盖层与第二区域的初始覆盖层的厚度不相同；对所述初始覆盖层进行刻蚀，减小所述第一区域上的初始覆盖层与第二区域上的初始覆盖层的厚度差；形成与所述覆盖层结构电连接的电极。所述形成方法能够改善所形成半导体结构性能。
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公开(公告)号：CN103811347B
公开(公告)日：2018-03-06
申请号：CN201210454774.2
申请日：2012-11-13
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/336 , H01L21/265
摘要： 一种晶体管的形成方法，包括：提供具有栅极结构的半导体衬底；在栅极结构两侧的半导体衬底内形成开口；在所述开口内形成第一应力层；对所述第一应力层进行离子注入；形成填充满所述开口的第二应力层。本发明的晶体管形成方法形成的晶体管性能佳。
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公开(公告)号：CN107369709A
公开(公告)日：2017-11-21
申请号：CN201610315837.4
申请日：2016-05-12
发明人： 金兰
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L21/28518 , H01L21/02123 , H01L21/02211 , H01L21/02532 , H01L21/0262 , H01L21/02636 , H01L21/28556 , H01L21/3065 , H01L21/823418 , H01L21/823814 , H01L29/165 , H01L29/665 , H01L29/66636 , H01L29/7848 , H01L29/7842 , H01L29/7845
摘要： 一种半导体结构的形成方法，包括：提供衬底，衬底包括用于形成第一晶体管的第一区域和用于形成第二晶体管的第二区域；形成第一应力层和第二应力层，第一应力层和第二应力层的顶部表面高于衬底的表面；形成覆盖层；去除第一应力层和第二应力层相对面上部分厚度的覆盖层。本发明通过在形成覆盖层之后，去除第一应力层和第二应力层相对表面上部分厚度的覆盖层，以扩大隔离结构两侧第一应力层和第二应力层之间的距离，有效的改善相邻应力层之间距离太近而引起的器件性能问题，减少了器件短接现象的出现。此外，去除部分厚度的覆盖层还可以去除位于第一应力层和第二应力层相对表面上覆盖层表面所形成的堆叠缺陷，从而提高所形成半导体器件的性能。
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公开(公告)号：CN103681278B
公开(公告)日：2016-06-01
申请号：CN201210356135.2
申请日：2012-09-20
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/28
摘要： 本发明涉及一种PMOS源漏的形成方法，包括：提供半导体衬底，至少包含栅极结构；在所述栅极两侧形成凹槽并在所述凹槽中外延生长SiGeB层，其特征在于，在外延生长SiGe的同时原位掺杂B，以在所述凹槽中外延生长所述SiGeB层，具体包括以下步骤：1）通入B2H6气体，控制气流量由B1增加到B2，时间为T1；2）将B2H6气体流量由B2增加到B3，时间为T2；3）调节通入B2H6气体的流量由B3降到0，时间为T3，其中所述T2>T3；所述SiGeB层即为PMOS中B掺杂的源漏。本发明所述方法可以跳过单独的离子注入过程，从而使沟道区域的应力得以保持使制备得到的器件具有更好的性能。
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公开(公告)号：CN103730421A
公开(公告)日：2014-04-16
申请号：CN201210393612.2
申请日：2012-10-16
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/8238 , H01L27/092
CPC分类号： H01L21/823864 , H01L21/823814
摘要： 一种CMOS的形成方法，包括：提供半导体衬底，在所述半导体衬底上形成栅极结构；形成覆盖所述栅极结构和半导体衬底的氧化物层，形成覆盖所述氧化物层的氮化物层；形成覆盖NMOS区域的第一阻挡层；刻蚀PMOS区域的氮化物层和氧化物层形成PMOS侧墙；以PMOS区域的栅极结构和PMOS侧墙为掩膜，在所述PMOS区域的半导体衬底中待形成源区和漏区的区域形成凹槽；去除所述第一阻挡层，在所述凹槽内外延填充硅锗材料；形成覆盖PMOS区域的第二阻挡层；刻蚀NMOS区域的氮化物层和氧化物层形成NMOS侧墙，去除所述第二阻挡层。本发明的CMOS形成方法，源/漏极和栅极之间不存在漏电流。
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