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公开(公告)号：CN110838524B
公开(公告)日：2023-07-07
申请号：CN201810936122.X
申请日：2018-08-16
IPC分类号： H01L29/78 , H01L29/40 , H01L29/423 , H01L21/336
摘要： 本发明提供了一种LDMOS器件及其形成方法，在衬底上形成跨接所述体区及所述漂移区的栅极结构，然后再在所述栅极结构靠近所述漏区的侧壁及所述栅极结构与所述漏区之间的衬底上形成场极板，所述场极板的导电板及绝缘板可以构成电容器结构，所述LDMOS器件在工作时，不仅可以在源区和漏区施加电压，还可以通过在导电板上加电压以改变电容器的场强，从而更加灵活的改变所述源区至漏区通路上的场强，进而提高了器件的性能。
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公开(公告)号：CN104851839B
公开(公告)日：2019-05-28
申请号：CN201410053601.9
申请日：2014-02-17
IPC分类号： H01L27/11526 , H01L27/11521 , H01L21/336
摘要： 本发明提供了一种提高存储器性能的方法，通过将单元器件区的源漏掺杂工艺调整到逻辑器件区栅极的氧化修复工艺之后，同时取消紧接单元器件区的源漏掺杂之后的热处理工艺，利用逻辑器件区掺杂之后的热处理工艺来对同时单元器件区进行热处理，相比较传统技术单元器件区少了两步热处理的工艺步骤，进而可使源漏掺杂区的形貌更加陡峭，进而容易形成更高的电场，进而有利于触发带‑带隧穿热电子的产生，激发电离产生更多的电子，使得通过隧穿氧化层的热电子注入到浮栅，从而增加flash器件在编程（写）时的进入浮栅的电子数量，提高编程速度和效率。
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公开(公告)号：CN105870021A
公开(公告)日：2016-08-17
申请号：CN201610232295.4
申请日：2016-04-14
IPC分类号： H01L21/336 , H01L21/28
CPC分类号： H01L29/66477 , H01L21/28035
摘要： 本发明公开了一种金属氧化物半导体晶体管的制作方法，包括：提供一定义有有源区的半导体衬底，在有源区的半导体衬底表面上依次形成栅氧化层和多晶硅栅极；在所述多晶硅栅极的两侧形成栅极轻掺杂掩蔽层；以多晶硅栅极和栅极轻掺杂掩蔽层为掩膜对半导体衬底进行离子注入，形成轻掺杂漏区；在所述栅极轻掺杂掩蔽层的侧面形成侧壁层；以多晶硅栅极、栅极轻掺杂掩蔽层以及侧壁层为遮蔽，在栅极两侧的半导体衬底表面沉积形成第二层多晶硅层；透过第二层多晶硅层，进行源漏离子注入，在半导体衬底中形成源漏极。采用本发明的方案可以减小MOS管的寄生电容。
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公开(公告)号：CN106558347B
公开(公告)日：2020-06-09
申请号：CN201510621821.1
申请日：2015-09-25
IPC分类号： G11C29/56
摘要： 本发明提供了一种相变存储器的编程测试方法，所述相变存储器包括晶体管和相变存储电阻单元，所述晶体管的漏极与所述相变存储电阻单元电连接，所述方法包括：步骤S1：在所述晶体管的栅极上施加直流电压，以导通所述晶体管，在所述晶体管的漏极上施加脉冲电压以对所述相变存储器进行操作步骤；步骤S2：在所述晶体管的所述栅极施加直流电压VG，以导通所述晶体管，同时在所述漏极上施加直流电压VD，以进行读取操作，并测量所述相变存储电阻单元的电阻。所述方法使压降落在晶体管的漏极，从而使晶体管具有较大的负载电阻，从而实现电流从晶体管流向相变材料层，实现了相变存储电阻单元的电阻的测量。
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公开(公告)号：CN110838524A
公开(公告)日：2020-02-25
申请号：CN201810936122.X
申请日：2018-08-16
IPC分类号： H01L29/78 , H01L29/40 , H01L29/423 , H01L21/336
摘要： 本发明提供了一种LDMOS器件及其形成方法，在衬底上形成跨接所述体区及所述漂移区的栅极结构，然后再在所述栅极结构靠近所述漏区的侧壁及所述栅极结构与所述漏区之间的衬底上形成场极板，所述场极板的导电板及绝缘板可以构成电容器结构，所述LDMOS器件在工作时，不仅可以在源区和漏区施加电压，还可以通过在导电板上加电压以改变电容器的场强，从而更加灵活的改变所述源区至漏区通路上的场强，进而提高了器件的性能。
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公开(公告)号：CN105097048B
公开(公告)日：2019-04-09
申请号：CN201410195902.5
申请日：2014-05-09
IPC分类号： G11C29/56
摘要： 本发明提供一种用于HTOL测试的闪存设置方法，涉及半导体技术领域。本发明的用于HTOL测试的闪存设置方法，通过设置在源极、控制栅与衬底上施加的电压，使得所述控制栅与所述源极之间以及所述控制栅与所述衬底之间不存在电压差，因此，可以改善控制栅的电荷储存能力，保证HTOL测试的质量。
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公开(公告)号：CN104810371A
公开(公告)日：2015-07-29
申请号：CN201410042210.7
申请日：2014-01-28
IPC分类号： H01L27/115 , H01L21/8247 , H01L29/423
摘要： 一种半导体存储器件及其制作方法，所述半导体存储器件包括多个双晶体管闪存单元，每个双晶体管闪存单元包括：半导体衬底；位于半导体衬底上分立的存储晶体管栅极堆叠结构和选择晶体管栅极堆叠结构；位于相邻的选择晶体管栅极堆叠结构之间的半导体衬底中的第一掺杂区；位于相邻的存储晶体管栅极堆叠结构之间的半导体衬底中的第二掺杂区；位于存储晶体管栅极堆叠结构上的第一金属插塞；位于选择晶体管栅极堆叠结构上的第二金属插塞；依次位于第一掺杂区上的第一导电层和第三金属插塞；依次位于第二掺杂区上的第二导电层和第四金属插塞。本发明可降低金属插塞的制作难度，简化源极下方对应的有源区的结构设计，利于器件的小型化以及工艺的简单化。
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公开(公告)号：CN110838525A
公开(公告)日：2020-02-25
申请号：CN201810936906.2
申请日：2018-08-16
IPC分类号： H01L29/78 , H01L29/40 , H01L29/423 , H01L21/336
摘要： 本发明提供了一种LDMOS器件及其形成方法，在衬底上形成跨接所述体区及所述漂移区的栅极结构，然后再在所述栅极结构靠近所述漏区的侧壁及所述栅极结构与所述漏区之间的衬底上形成场极板，所述场极板的导电板、绝缘板及中间板可以构成若干个电容器结构，所述LDMOS器件在工作时，不仅可以在源区和漏区施加电压，还可以通过在导电板上加电压以改变若干个电容器的场强，从而更加灵活的改变所述源区至漏区通路上的场强，进而提高了器件的性能；进一步，在后续在形成导电插塞时，中间板的存在可以避免由于工艺误差把导电插塞打到绝缘板上的情况，使加工导电插塞的余量更大，工艺更稳定，形成的器件可靠性更高。
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公开(公告)号：CN101958324B
公开(公告)日：2013-09-11
申请号：CN200910054973.2
申请日：2009-07-16
IPC分类号： H01L27/115 , H01L21/8247 , H01L21/28
摘要： 本发明提供了一种SONOS快闪存储器单元及其形成方法，其中SONOS快闪存储器单元包括：半导体衬底；在所述半导体衬底上形成的场效应晶体管；场效应晶体管的沟道连接源区和漏区，包括靠近漏区的第一沟道区以及靠近源区的第二沟道区；选择栅，形成于所述第一沟道区的表面，依次包括栅介质层、栅电极以及栅电极上的硅化物薄膜层；氧化硅-氮化硅-氧化硅层，至少形成于第二沟道区表面；控制栅，形成于所述氧化硅-氮化硅-氧化硅层表面。本发明所形成的SONOS快闪存储器单元满足了嵌入式系统的存储器阵列对读写性能以及响应速率的需求，且与现有CMOS工艺相兼容，结构简单，易于引出源区、漏区的互连线，便于布线集成形成存储器阵列。
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公开(公告)号：CN104810371B
公开(公告)日：2018-03-30
申请号：CN201410042210.7
申请日：2014-01-28
IPC分类号： H01L27/11517 , H01L29/423
摘要： 一种半导体存储器件及其制作方法，所述半导体存储器件包括多个双晶体管闪存单元，每个双晶体管闪存单元包括：半导体衬底；位于半导体衬底上分立的存储晶体管栅极堆叠结构和选择晶体管栅极堆叠结构；位于相邻的选择晶体管栅极堆叠结构之间的半导体衬底中的第一掺杂区；位于相邻的存储晶体管栅极堆叠结构之间的半导体衬底中的第二掺杂区；位于存储晶体管栅极堆叠结构上的第一金属插塞；位于选择晶体管栅极堆叠结构上的第二金属插塞；依次位于第一掺杂区上的第一导电层和第三金属插塞；依次位于第二掺杂区上的第二导电层和第四金属插塞。本发明可降低金属插塞的制作难度，简化源极下方对应的有源区的结构设计，利于器件的小型化以及工艺的简单化。
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