公开(公告)号：CN117612935A

公开(公告)日：2024-02-27

申请号：CN202410097708.7

申请日：2024-01-24

申请人： 北京智芯微电子科技有限公司 ,  北京芯可鉴科技有限公司

发明人： 田俊 ,  付振 ,  张泉 ,  肖超 ,  尹强 ,  张文敏 ,  王悦

IPC分类号： H01L21/266 ,  H01L29/06 ,  H01L29/08

摘要： 本公开涉及半导体制造技术领域，具体涉及一种超结半导体的源区自对准注入方法及超结半导体结构，所述方法包括：在栅极层和栅极氧化层与体区对应的位置形成沟槽；形成第一牺牲层，所述第一牺牲层覆盖所述栅极层上表面、所述沟槽侧壁和所述沟槽底部；去除所述栅极层上表面和所述沟槽底部的第一牺牲层，保留所述沟槽侧壁的第一牺牲层；形成第二牺牲层，所述第二牺牲层填充所述沟槽，并覆盖所述栅极层和所述沟槽；去除覆盖所述栅极层和所述沟槽的第二牺牲层，保留所述沟槽内的所述第二牺牲层。本公开方案能够解决源区注入区域形成工艺中光刻工艺套刻偏离的技术问题，达到节省一张源区注入工艺的专用光罩，并提高制造良品率的技术效果。

公开(公告)号：CN117476468A

公开(公告)日：2024-01-30

申请号：CN202311799050.6

申请日：2023-12-26

申请人： 北京智芯微电子科技有限公司 ,  北京芯可鉴科技有限公司

发明人： 田俊 ,  付振 ,  张泉 ,  肖超 ,  尹强 ,  张文敏 ,  王悦

IPC分类号： H01L21/336 ,  H01L29/06 ,  H01L29/78

摘要： 本公开涉及功率半导体器件技术领域，具体涉及一种超结结构及其制造方法、超结半导体器件和半导体结构。所述超结结构的制造方法，包括以下步骤：在衬底上依次形成第一外延层和第二外延层；形成多个沟槽，沟槽至少包括位于第二外延层中的第一部分，从而形成多个第二外延柱；在多个沟槽中填充第一外延层材料以形成多个第一外延柱，从而得到第一外延柱和第二外延柱交替排列的超结结构。本公开通过在一个超结结构内实现高度一致的第二外延柱，提高了每个超结结构的耐压能力，使得所述超结结构可以承受更高的电压，保持更低的导通电阻和更高的效率，在电力转换或传输过程中能更好地保持稳定性。

公开(公告)号：CN116646251A

公开(公告)日：2023-08-25

申请号：CN202310928110.3

申请日：2023-07-27

申请人： 北京智芯微电子科技有限公司 ,  北京芯可鉴科技有限公司

发明人： 田俊 ,  付振 ,  张泉 ,  肖超 ,  尹强 ,  张文敏

IPC分类号： H01L21/336 ,  H01L21/28 ,  H01L29/423 ,  H01L29/06 ,  H01L29/78

摘要： 本发明提供一种超级结器件的制造方法、超级结器件、芯片和电路，涉及半导体领域，制造方法包括：提供具有外延层的衬底；依次在外延层上形成栅氧化层、占位层和硬掩膜层；占位层的厚度与待形成的多晶硅栅结构的厚度相同；在硬掩膜层上形成刻蚀窗口；利用硬掩膜层，在栅氧化层和占位层形成刻蚀窗口，在外延层形成超级结填充区；利用硬掩膜层，通过自对准工艺在超级结填充区顶部掺杂形成具有第二导电类型的体区；在占位层和栅氧化层的刻蚀窗口内形成停止层；利用停止层和占位层，通过自对准工艺在外延层表面形成多晶硅栅结构和栅氧结构。通过本发明提供的方法，能够降低工艺成本，保证超级结填充区左右两侧的沟道长度一致。

公开(公告)号：CN115224024B

公开(公告)日：2023-01-24

申请号：CN202211124223.X

申请日：2022-09-15

申请人： 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

发明人： 赵东艳 ,  肖超 ,  陈燕宁 ,  邵瑾 ,  董广智 ,  付振 ,  刘芳 ,  张泉 ,  尹强 ,  田俊

IPC分类号： H01L27/06 ,  H01L27/02 ,  H01L29/06 ,  H01L29/78 ,  H01L29/739 ,  H01L21/336 ,  H01L21/331 ,  H01L23/64

摘要： 本申请涉及半导体领域，提供一种集成栅漏电容的超结器件及制造方法。所述超结器件包括：有源区和终端区，所述有源区包括源极、栅极和体区，所述终端区包括截止环区，所述终端区集成有平板电容结构；所述平板电容结构与所述栅极以及所述截止环区相连，所述平板电容结构作为超结器件的栅漏电容。本申请在终端区集成与栅极和截止环区相连的平板电容结构，该平板电容结构作为栅漏电容，可以减小超结器件电容的非线性特性，从而增加栅极驱动对超结器件栅极的可控性，减缓超结器件的电压、电流振铃，防止电压击穿损坏器件，改善了器件的EMI品质。

公开(公告)号：CN115629283A

公开(公告)日：2023-01-20

申请号：CN202210995869.9

申请日：2022-08-18

申请人： 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

发明人： 王于波 ,  付振 ,  张泉 ,  王勇 ,  尹强 ,  肖超 ,  田俊 ,  杨毓龙 ,  黄凯 ,  周宏宇

IPC分类号： G01R31/26

摘要： 本发明涉及电路部件的测评领域，公开了一种用于对电路中的组成部件进行测评的方法和装置及电路，该方法包括：针对电路的第一组成部件支路或第二组成部件支路中的任一组成部件，根据以下内容进行测评且在进行测评之前第一组成部件支路和第二组成部件支路处于正向不导通的状态：控制测评组成部件支路正向导通且持续第一预设时间，以对充放电模块进行充电；控制测评组成部件支路正向不导通且持续第二预设时间，以使得充放电模块进行放电；获取被测评的组成部件的测评参数；以及根据所获取的测评参数和预设测评参数，判断被测评的组成部件的状态，以对被测评的组成部件进行测评。籍此，实现了无需拆卸组成部件即可对组成部件进行测评。

公开(公告)号：CN115241281A

公开(公告)日：2022-10-25

申请号：CN202211122924.X

申请日：2022-09-15

申请人： 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

发明人： 赵东艳 ,  肖超 ,  陈燕宁 ,  邵瑾 ,  董广智 ,  付振 ,  刘芳 ,  张泉 ,  尹强 ,  田俊

IPC分类号： H01L29/40 ,  H01L27/02 ,  H01L27/06 ,  H01L29/06 ,  H01L29/78 ,  H01L21/336 ,  H01L23/64

摘要： 本发明提供一种功率半导体器件终端及制造方法，属于芯片领域。超结MOS器件包括：形成在半导体衬底上的有源区和终端区，有源区和终端区内均设置有相互交替的N柱和P柱，终端区表面设置有场氧化层，场氧化层的上方设置有多晶硅场板，多晶硅场板上方设置有金属场板，多晶硅场板包括多段多晶硅微场板，金属场板包括多段金属微场板，多段金属微场板对应设置在多段多晶硅微场板上方，每段金属微场板与对应的一段多晶硅微场板通过接触孔相连，形成多级阶梯场板；N柱与下一级P柱相接面位于任意两段多晶硅微场板之间间隔区域的下方，所述P柱与下一级N柱相接面位于任一多晶硅微场板的下方。

公开(公告)号：CN115241183A

公开(公告)日：2022-10-25

申请号：CN202211122807.3

申请日：2022-09-15

申请人： 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

发明人： 赵东艳 ,  肖超 ,  陈燕宁 ,  邵瑾 ,  董广智 ,  付振 ,  刘芳 ,  张泉 ,  尹强 ,  田俊

IPC分类号： H01L27/06 ,  H01L27/02 ,  H01L29/06 ,  H01L29/739 ,  H01L29/78 ,  H01L21/336 ,  H01L21/331 ,  H01L23/64

摘要： 本申请涉及半导体领域，提供一种电压钳位的超结器件及制造方法。所述超结器件包括有源区和终端区，所述有源区包括源极、栅极和体区，所述终端区包括截止环区，所述终端区集成有平板电容结构和电阻结构，所述平板电容结构与所述电阻结构串联连接构成RC吸收电路；所述RC吸收电路与源极和截止环区相连，用于对超结器件的漏源电压进行电压钳位。本申请在超结器件的终端区集成RC吸收电路，将器件漏源电压钳位在安全电压值范围内，可以减缓器件电压电流振铃，防止器件因过压击穿而损坏；充分利用超结器件终端区芯片面积，不需要额外占用超结器件有源区面积，不会引起超结器件其它参数的退化，提高系统的集成度和可靠性。

公开(公告)号：CN115064446A

公开(公告)日：2022-09-16

申请号：CN202210990168.6

申请日：2022-08-18

申请人： 北京智芯微电子科技有限公司 ,  北京芯可鉴科技有限公司 ,  国家电网有限公司

发明人： 赵东艳 ,  肖超 ,  陈燕宁 ,  邵瑾 ,  付振 ,  刘芳 ,  田俊 ,  张泉 ,  尹强

IPC分类号： H01L21/336 ,  H01L29/06 ,  H01L29/78

摘要： 本公开涉及功率半导体领域，具体公开了一种超结半导体器件及其制备方法，该制备方法包括：通过深沟槽刻蚀工艺在晶圆的第一预定区域刻蚀得到至少一个Ai深沟槽，在所述Ai深沟槽中填充掺杂浓度为NAi的第一外延层形成第i层第一导电类型的外延柱；通过深沟槽刻蚀工艺在晶圆的第二预定区域刻蚀得到至少一个Di深沟槽，在所述Di深沟槽中填充掺杂浓度为NDi的第二外延层形成第i层第二导电类型的外延柱；循环上述步骤在晶圆中制作超结结构。该技术方案可以解决传统深沟槽单次外延填充产生的空洞问题；主要用于制备超结半导体器件。

公开(公告)号：CN114823532A

公开(公告)日：2022-07-29

申请号：CN202210722210.6

申请日：2022-06-24

申请人： 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

发明人： 赵东艳 ,  王于波 ,  陈燕宁 ,  田俊 ,  付振 ,  张泉 ,  肖超 ,  尹强

IPC分类号： H01L21/8234 ,  H01L27/088 ,  H01L29/06

摘要： 本发明提供一种超级结器件的制造方法、超级结器件、芯片和电路，属于半导体技术领域，制造方法包括：提供具有外延层的衬底；在外延层的上表面定义刻蚀区域；根据刻蚀区域，利用刻蚀工艺在外延层内形成具有第一深度的刻蚀沟槽；对刻蚀沟槽的底部进行离子注入形成掺杂区，掺杂区具有第二导电类型且掺杂区的第二深度与第一深度之和等于目标深度；在刻蚀沟槽进行外延填充以形成填充区，填充区与掺杂区形成的纵向掺杂区与相邻的外延层区域构成超级结；形成栅极和体区，体区位于纵向掺杂区的顶部，栅极位于外延层的上表面并覆盖部分体区。通过本发明提供的方法，提高沟槽刻蚀深度的均一性，减小沟槽深宽比，改善外延填充空洞。

公开(公告)号：CN117637607A

公开(公告)日：2024-03-01

申请号：CN202410099445.3

申请日：2024-01-24

申请人： 北京智芯微电子科技有限公司 ,  北京芯可鉴科技有限公司

发明人： 田俊 ,  付振 ,  张泉 ,  肖超 ,  尹强 ,  张文敏 ,  王悦

IPC分类号： H01L21/768 ,  H01L29/06 ,  H01L29/78 ,  H01L21/336

摘要： 本公开涉及半导体制造技术领域，具体涉及一种超结半导体的自对准接触槽形成方法及超结半导体结构，所述方法包括：在第一内介质层、栅极层、栅极氧化层与体区对应的位置形成沟槽；在所述体区中形成源区；形成第二内介质层，所述第二内介质层覆盖所述第一内介质层上表面、所述沟槽侧壁和所述沟槽底部；去除所述第一内介质层上表面和所述沟槽底部的所述第二内介质层，保留所述沟槽侧壁的所述第二内介质层，形成接触槽。本公开的方案可以在保证接触槽位于两个源区中间位置的基础上，省去一张接触槽工艺专用的光罩，解决传统接触槽形成工艺中光刻工艺的套刻偏离的技术问题，达到节省成本和提高超结半导体制造良品率的技术效果。