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公开(公告)号：CN103605817A
公开(公告)日：2014-02-26
申请号：CN201310218309.3
申请日：2013-06-04
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F17/5031 , G06F2217/02 , G06F2217/78 , G06F2217/84
Abstract: 本发明提供一种方法，该方法包括：提供存储先前下线的集成电路(IC)布局的至少一部分的局部网表的非易失性机器可读存储介质，该局部网表代表用于制造具有使IC满足第一规格值的IC布局的IC的光掩模组。计算机识别IC布局中多个第一器件的固有子器件，使得由第二器件代替第一器件的固有子器件在修改后的IC布局中满足不同于第一规格值的第二规格值。生成至少一个布局掩模，并且将该至少一个布局掩模存储在可被用于形成至少一个附加光掩模的工具访问的至少一个非易失性机器可读存储介质中，使得将光掩模组和至少一个附加掩模用于根据修改后的IC布局制造IC。本发明还提供了布局修改方法及系统。
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公开(公告)号：CN107294517B
公开(公告)日：2022-10-04
申请号：CN201710235870.0
申请日：2017-04-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K17/687
Abstract: 一种半导体开关结构的实施例，包含源极接触、漏极接触、栅极与鳍片。接触与栅极沿着第一方向延伸并且在垂直第一方向的第二方向上彼此间隔。栅极散布于接触之间。鳍片位于接触与栅极两者之下。鳍片沿第二方向延伸并且在第一方向上彼此间隔。接触柱延伸穿过接触之一，并且未碰触栅极或鳍片。栅极柱延伸穿过栅极之一，并且未碰触接触或鳍片。接触‑栅极柱与接触与栅极碰触，但未与鳍片碰触。
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公开(公告)号：CN111048505B
公开(公告)日：2022-09-09
申请号：CN201910931844.0
申请日：2019-09-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , G06F30/392
Abstract: 一种半导体器件包括：第一、第二和第三有源区域；第一栅极结构，位于第一有源区域和第二有源区域的第一部分上方；第二栅极结构，位于第三有源区域和第二有源区域的第二部分上方；第一单元区域，包括第一栅极结构、第一有源区域和第二有源区域的第一部分；第二单元区域，包括第二栅极结构、第三有源区域和第二有源区域的第二部分；第一边界区域表示第一单元区域和第二单元区域的重叠，该重叠基本上与第二有源区域的近似中线对准；第二栅极结构与第一边界区域重叠；并且在第一栅极结构和第一边界区域之间存在第一间隙。本发明的实施例还涉及半导体器件的制造方法和系统。
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公开(公告)号：CN115602681A
公开(公告)日：2023-01-13
申请号：CN202111005963.7
申请日：2021-08-30
Applicant: 台湾积体电路制造股份有限公司(TW) , 台积电(中国)有限公司(CN)
IPC: H01L27/02 , H01L23/66 , H01L21/768
Abstract: 本申请涉及集成有硅穿孔的静电放电保护单元和天线。一种半导体器件，包括：硅穿孔(TSV)，在衬底中的TSV区域中，并且TSV延伸穿过衬底；ESD单元，靠近TSV的第一端并与TSV区域接触，ESD单元包括彼此并联电连接的一组二极管；天线焊盘，电连接到TSV的第二端；以及天线，电连接到天线焊盘并在第一方向中延伸，第一方向平行于TSV的长轴。半导体器件包括：导电柱，在衬底的与天线焊盘相同的一侧平行于TSV延伸，其中，导电柱的第一端电连接到天线焊盘，并且导电柱的第二端电连接到ESD单元的该组二极管。
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公开(公告)号：CN103605817B
公开(公告)日：2016-12-28
申请号：CN201310218309.3
申请日：2013-06-04
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F17/5031 , G06F2217/02 , G06F2217/78 , G06F2217/84
Abstract: 本发明提供一种方法，该方法包括：提供存储先前下线的集成电路(IC)布局的至少一部分的局部网表的非易失性机器可读存储介质，该局部网表代表用于制造具有使IC满足第一规格值的IC布局的IC的光掩模组。计算机识别IC布局中多个第一器件的固有子器件，使得由第二器件代替第一器件的固有子器件在修改后的IC布局中满足不同于第一规格值的第二规格值。生成至少一个布局掩模，并且将该至少一个布局掩模存储在可被用于形成至少一个附加光掩模的工具访问的至少一个非易失性机器可读存储介质中，使得将光掩模组和至少一个附加掩模用于根据修改后的IC布局制造IC。本发明还提供了布局修改方法及系统。
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Patent Agency Ranking
公开(公告)号：CN109817614B
公开(公告)日：2022-11-29
申请号：CN201810818852.X
申请日：2018-07-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092 , G06F30/392 , G06F30/394
Abstract: 本公开所描述的放置方法提供放置和布线规则，其中实施自动放置和布线(APR)方法的系统在垂直于鳍但平行于单元高度的竖直方向上布置标准单元结构。本公开所描述的布局方法还通过将竖直电力供应线结合到标准单元结构中来改进器件密度且进一步减小单元高度。引脚连接件可用于将电力供应线电连接到标准单元结构，由此改进器件密度和性能。APR工艺还配置成使标准单元旋转以优化器件布局。
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公开(公告)号：CN111048505A
公开(公告)日：2020-04-21
申请号：CN201910931844.0
申请日：2019-09-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , G06F30/392
Abstract: 一种半导体器件包括：第一、第二和第三有源区域；第一栅极结构，位于第一有源区域和第二有源区域的第一部分上方；第二栅极结构，位于第三有源区域和第二有源区域的第二部分上方；第一单元区域，包括第一栅极结构、第一有源区域和第二有源区域的第一部分；第二单元区域，包括第二栅极结构、第三有源区域和第二有源区域的第二部分；第一边界区域表示第一单元区域和第二单元区域的重叠，该重叠基本上与第二有源区域的近似中线对准；第二栅极结构与第一边界区域重叠；并且在第一栅极结构和第一边界区域之间存在第一间隙。本发明的实施例还涉及半导体器件的制造方法和系统。
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公开(公告)号：CN102024750B
公开(公告)日：2013-06-12
申请号：CN201010279233.1
申请日：2010-09-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/77
CPC classification number: G06F17/5068 , H01L27/0207
Abstract: 在形成集成电路的方法中，设置包括第一智力特性件(IP)的芯片表征件的布局。生成与第一IP重叠且从第一IP的边缘伸出的切割线。切割线将芯片表征件划分为多个电路区域。多个电路区域相对于第一IP的位置向外偏移，以生成空间。第一IP被放大到该空间中以生成放大IP。然后进行直接缩小。
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公开(公告)号：CN116259588A
公开(公告)日：2023-06-13
申请号：CN202310027796.9
申请日：2023-01-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/31 , H01L23/367 , H01L23/48 , H01L21/56
Abstract: 根据本申请的实施例，提供了半导体器件。半导体器件包括第一衬底。半导体器件包括形成在第一衬底上方的多个金属化层。半导体器件包括形成在多个金属化层上方的多个通孔结构。半导体器件包括通过多个通孔结构附接至第一衬底的第二衬底。半导体器件包括设置在多个金属化层的第一金属化层中的第一导线。沿着第一横向方向延伸的第一导线连接至多个通孔结构中的至少第一通孔结构和多个通孔结构中的至少第二通孔结构，第一通孔结构与第二衬底的第一贯通孔结构电接触，第二通孔结构从第一贯通孔结构横向偏移。根据本申请的其他实施例，还提供了半导体封装件和制造半导体器件的方法。
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公开(公告)号：CN108155186B
公开(公告)日：2021-04-06
申请号：CN201711206781.X
申请日：2017-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092 , G06F30/392
Abstract: 本发明的实施例提供了一种半导体器件，包括有源区和结构。有源区在衬底上形成为预定形状并且相对于具有基本平行于对应正交的第一和第二方向的第一和第二轨迹的格栅来布置；有源区被组织为具有第一导电性的第一行和具有第二导电性的第二行的实例。第一行和第二行的每一个实例都包括对应的第一预定数量和第二预定数量的第一轨迹。结构具有至少两个连续的行，包括第一行的至少一个实例和第二行的至少一个实例。在第一方向上，第一行的实例具有第一宽度，并且第二行的实例具有与第一宽度基本不同的第二宽度。本发明的实施例还提供了一种生成半导体器件布局的方法。
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