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公开(公告)号：CN1670914A
公开(公告)日：2005-09-21
申请号：CN200410080593.3
申请日：2004-10-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , G03F1/00 , G03F7/00 , G06F17/50
CPC classification number: G03F7/70616 , G03F7/70441 , G06T7/0004 , G06T2207/30148
Abstract: 一种在半导体与罩幕制造中改善晶圆上的图案化特征结构的临界尺寸均匀性的方法。在一实施例中，提供一种评估装置以评估形成于晶圆上的若干个电路布置的临界尺寸分布，该若干个电路布置由一罩幕定义。在该若干个电路布置上执行一逻辑操作，以撷取图案化特征结构。将图案化特征结构和设计规则做比较，假如图案化特征结构与设计规则之有偏差或差距，则此差距可经由调整微影的可调式参数(例如罩幕制造)来做补偿。
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Patent Agency Ranking
公开(公告)号：CN1470943A
公开(公告)日：2004-01-28
申请号：CN03121435.5
申请日：2003-03-27
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F1/32 , G03F1/30 , G03F1/70 , G03F7/2026
Abstract: 本发明揭露一种光罩组合，包括：一第一光罩，具有平行且交错排列的复数相位0度透光区与复数相位180度透光区；以及一第二光罩，具有一透明基底与一条状遮光层，其中上述条状遮光层覆盖于上述透明基底部分表面，上述条状遮光层的宽度不小于上述相位0度透光区与上述相位180度透光区的间距。本发明亦揭露透过光罩组合曝光以形成细线图案的方法。
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公开(公告)号：CN100377304C
公开(公告)日：2008-03-26
申请号：CN200410080593.3
申请日：2004-10-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , G03F1/00 , G03F7/00 , G06F17/50
CPC classification number: G03F7/70616 , G03F7/70441 , G06T7/0004 , G06T2207/30148
Abstract: 一种在半导体与掩模制造中改善晶圆上的图案化特征结构的临界尺寸均匀性的方法。在一实施例中，提供一种评估装置以评估形成于晶圆上的若干个电路布置的临界尺寸分布，该若干个电路布置由一掩模定义。在该若干个电路布置上执行一逻辑操作，以撷取图案化特征结构。将图案化特征结构和设计规则做比较，假如图案化特征结构与设计规则之有偏差或差距，则此差距可经由调整光刻的可调式参数(例如掩模制造)来做补偿。
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公开(公告)号：CN1328760C
公开(公告)日：2007-07-25
申请号：CN200310124402.4
申请日：2003-12-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/82 , H01L21/66 , G03F7/00 , G03F1/00
Abstract: 本发明提供在集成电路制造上辨别不良图形节距以增进微影制程的方法。在一定的照明条件下，可根据聚焦深度或关键尺寸一致性在一图形节距范围的变化决定不良而应受禁止的图形节距。进一步可在设计规则中限制不能使用禁止图形节距(forbidden pitches)，则不必使用下一代的曝光工具微影制程即能有足够共同制程空间(process window)以含盖处理关键尺寸越来越小的下一代组件。因此，能增进光学制程空间而使图案化制程的效果和芯片制造的合格率提升。
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公开(公告)号：CN1259597C
公开(公告)日：2006-06-14
申请号：CN03121435.5
申请日：2003-03-27
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F1/32 , G03F1/30 , G03F1/70 , G03F7/2026
Abstract: 本发明揭示一种光罩组合，包括：一第一光罩，具有平行且交错排列的多个相位0度透光区与多个相位180度透光区，且任一相位0度透光区与相邻的相位180度透光区具有相同的间距；以及一第二光罩，具有一透明基底与一条状遮光层，其中上述条状遮光层覆盖于上述透明基底部分表面，上述条状遮光层的宽度不小于上述相位0度透光区与上述相位180度透光区的间距。本发明亦揭示透过光罩组合曝光以形成细线图案的方法。
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公开(公告)号：CN1632915A
公开(公告)日：2005-06-29
申请号：CN200310124402.4
申请日：2003-12-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/82 , H01L21/66 , G03F7/00 , G03F1/00
Abstract: 本发明提供在集成电路制造上辨别不良图形节距以增进微影制程的方法。在一定的照明条件下，可根据聚焦深度或关键尺寸一致性在一图形节距范围的变化决定不良而应受禁止的图形节距。进一步可在设计规则中限制不能使用禁止图形节距(forbidden pitches)，则不必使用下一代的曝光工具微影制程即能有足够共同制程空间(process window)以含盖处理关键尺寸越来越小的下一代组件。因此，能增进光学制程空间而使图案化制程的效果和芯片制造的合格率提升。
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