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公开(公告)号：CN103165417B
公开(公告)日：2015-11-25
申请号：CN201210199482.9
申请日：2012-06-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/033 , G03F9/00
CPC classification number: G03F7/70633 , H01L23/544 , H01L2223/5442 , H01L2223/54426 , H01L2223/54453 , H01L2223/5446 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了一种用于制造半导体器件的方法。一种示例性方法包括通过第一曝光在第一层中形成第一结构，以及确定第一结构的布置信息。所述方法进一步包括通过第二曝光在位于第一层上方的第二层中形成第二结构，以及确定第二结构的布置信息。所述方法进一步包括通过第三曝光在位于第二层上方的第三层中形成包括第一和第二子结构的第三结构。形成第三结构包括独立地将第一子结构与第一结构对准以及独立地将第二子结构与第二结构对准。本发明还公开了多层图案化覆盖拆分方法。
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公开(公告)号：CN102736438B
公开(公告)日：2015-10-07
申请号：CN201210073223.1
申请日：2012-03-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
CPC classification number: G03F7/20 , B82Y10/00 , B82Y40/00 , G03F7/2059 , H01J37/3026 , H01J37/3174 , H01J2237/31764 , Y10S430/143
Abstract: 公开了用于改善产量的电子束光刻方法和装置。示例性光刻方法包括：接收具有图案布局尺寸的图案布局；缩小图案布局尺寸；以及材料层按缩小的图案布局尺寸过度曝光，从而在材料层上形成具有图案布局尺寸的图案布局。
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公开(公告)号：CN103969963A
公开(公告)日：2014-08-06
申请号：CN201310167352.1
申请日：2013-05-08
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20 , H01L21/027
CPC classification number: G03F7/702 , H01J37/00 , H01J37/3174 , H01J37/3177 , H01J2237/0435 , H01J2237/31789
Abstract: 图案生成器包括：具有平面镜的平面镜阵列板、设置在平面镜阵列板上方的至少一个电极板、设置在平面镜上方的小透镜、以及夹置在平面镜阵列板和电极板之间的至少一个绝缘层。电极板包括第一导电层和第二导电层。小透镜具有在电极板中形成的非竖直侧壁。图案生成器进一步包括夹置在两个电极板之间的至少一个绝缘体。非竖直侧壁可以是U形侧壁或L形侧壁。本发明还提供了用于光刻系统的图案生成器。
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公开(公告)号：CN103513507A
公开(公告)日：2014-01-15
申请号：CN201210387301.5
申请日：2012-10-12
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5081 , G03F1/36 , G03F1/70
Abstract: 本发明公开了一种制造用于集成电路(IC)设计的掩模的方法，所述方法包括接收IC设计布局。所述IC设计布局包括：具有第一外边界的IC部件，以及分配到所述第一外边界的第一目标点。所述方法还包括生成用于所述IC部件的第二外边界；以及，将所有的第一目标点移到第二外边界以形成修改的IC设计布局。本发明还公开了用于邻近修正的方法。
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公开(公告)号：CN103456708A
公开(公告)日：2013-12-18
申请号：CN201210454441.X
申请日：2012-11-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L21/768
CPC classification number: G03F1/20 , B82Y10/00 , B82Y40/00 , H01J37/045 , H01J37/3175 , H01J37/3177 , H01J2237/31774 , H01J2237/31789 , Y10S430/143
Abstract: 本发明公开一种用于反射电子束光刻的器件及其制造方法。所述器件包括衬底，形成在所述衬底上的多个导电层，这些导电层相互平行并且通过绝缘柱结构隔离；以及在每层导电层中的多个孔。每个导电层中的孔与其他导电层中的孔垂直对准并且每个孔的外围包括悬置的导电层。本发明还公开了改进反射电子束光刻的器件和方法。
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Patent Agency Ranking
公开(公告)号：CN103376670A
公开(公告)日：2013-10-30
申请号：CN201310126502.4
申请日：2013-04-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
CPC classification number: G03F7/70058 , G03F7/20 , G03F7/2051 , G03F7/2059 , G03F7/70291 , G03F7/70625 , G06F17/5068 , G06F17/5072 , G06F17/5081
Abstract: 本发明提供了以系数n减小临界尺寸(CD)的光刻工艺的方法的一个实施例，其中，n＜1。该方法包括：提供具有第一像素尺寸S1的图案生成器，以产生具有第二像素尺寸S2(S2＜S1)的交替数据网格，其中，图案生成器包括被配置在第一方向上彼此偏移的多个网格段；以及在垂直于所述第一方向的第二方向上扫描图案生成器，使得网格段的每个后续段被控制，以相对于网格段的在先段，网格段的每个后续段具有一个时延。
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公开(公告)号：CN103376669A
公开(公告)日：2013-10-30
申请号：CN201310125443.9
申请日：2013-04-11
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
CPC classification number: G03F7/70058 , G03F7/20 , G03F7/2051 , G03F7/2059 , G03F7/70291 , G03F7/70625 , G06F17/5068 , G06F17/5072 , G06F17/5081
Abstract: 本发明提供一种网格加密方法，其中公开了用于以因子n(n＜1)减小临界尺寸(CD)光刻工艺的方法的一个实施例。该方法包括：提供具有第一像素面积S1的图案发生器以产生具有等于n2*S1的第二像素面积S2的数据网格，其中，图案发生器包括具有多个网格段的多段结构，网格段均包括第一组网格段和第二组网格段，第一组网格段均被配置为在第一方向具有偏移；以及在光刻工艺期间，在垂直于第一方向的第二方向上扫描图案发生器，使得第二组网格段均被控制为具有时延。
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公开(公告)号：CN103246171A
公开(公告)日：2013-08-14
申请号：CN201210452518.X
申请日：2012-11-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20 , H01L21/027
CPC classification number: G03F7/2022 , B82Y10/00 , B82Y40/00 , G03F7/20 , G03F7/704 , H01J37/3026 , H01J37/3174 , Y10S430/143
Abstract: 本发明公开了一种用于制造半导体器件的方法。一种示例性方法包括接收包括格上目标图案的集成电路(IC)布局。所述方法进一步包括接收多栅格结构。所述多栅格结构包括在第一方向上相互偏移一定偏移量的许多曝光栅格段。所述方法进一步包括实施多栅格曝光以将所述目标图案曝光在衬底上，从而在所述衬底上形成电路部件图案。实施多栅格曝光包括：在第二方向上扫描具有多栅格结构的衬底使得在所述第一方向上发生所曝光的目标图案的亚像素位移，以及使用增量时间(Δt)使得在所述第二方向上发生所曝光的目标图案的亚像素位移。本发明还公开了多栅格曝光方法。
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公开(公告)号：CN102736438A
公开(公告)日：2012-10-17
申请号：CN201210073223.1
申请日：2012-03-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
CPC classification number: G03F7/20 , B82Y10/00 , B82Y40/00 , G03F7/2059 , H01J37/3026 , H01J37/3174 , H01J2237/31764 , Y10S430/143
Abstract: 公开了用于改善产量的电子束光刻方法和装置。示例性光刻方法包括：接收具有图案布局尺寸的图案布局；缩小图案布局尺寸；以及材料层按缩小的图案布局尺寸过度曝光，从而在材料层上形成具有图案布局尺寸的图案布局。
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公开(公告)号：CN103513507B
公开(公告)日：2016-04-27
申请号：CN201210387301.5
申请日：2012-10-12
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5081 , G03F1/36 , G03F1/70
Abstract: 本发明公开了一种制造用于集成电路(IC)设计的掩模的方法，所述方法包括接收IC设计布局。所述IC设计布局包括：具有第一外边界的IC部件，以及分配到所述第一外边界的第一目标点。所述方法还包括生成用于所述IC部件的第二外边界；以及，将所有的第一目标点移到第二外边界以形成修改的IC设计布局。本发明还公开了用于邻近修正的方法。
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