-
公开(公告)号：CN104636530A
公开(公告)日：2015-05-20
申请号：CN201410045040.8
申请日：2014-02-07
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G03F1/70
Abstract: 本发明提供了用于设计半导体器件布局的系统和方法。例如，接收与半导体器件相关的包括多个目标部件的初始布局。确定将要插入初始布局内的一个或多个伪部件。至少部分地基于一个或多个掩模分配规则，将目标部件和伪部件分配至多个掩模。产生用于制造半导体器件的最终布局。
-
公开(公告)号：CN103186692A
公开(公告)日：2013-07-03
申请号：CN201210562993.2
申请日：2012-12-21
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/50 , G06F17/5072 , G06F2217/78
Abstract: 本发明公开了一种用于创建双图案化兼容集成电路布局的方法。该方法允许图案被分配给不同掩模并且在光刻期间被缝合在一起。该方法还允许图案的部分在工艺之后被去除。本发明还公开了用于双图案化兼容标准单元设计的缝合和修整方法。
-
公开(公告)号：CN103970923A
公开(公告)日：2014-08-06
申请号：CN201310150925.X
申请日：2013-04-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081
Abstract: 本发明提供了执行设局布局的一种或更多种技术和系统。初始的设计布局与电器部件(诸如，标准单元)相关。该初始的设计布局包括第一图案(诸如，芯轴图案)和第二图案(诸如，被动填充图案)。生成用于初始设计布局的初始切割图案。响应与初始切割图案相关的设计规则违背识别而修改初始设计布局从而生成修改的初始设计布局。基于修改的初始设计布局生成更新的切割图案，但不导致设计规则违背。更新的切割图案被应用于更新的初始设计布局从而生成最终的设计布局。最终的设计布局被验证为自对准多重图案化(SAMP)兼容。本发明还提供了一种自对准多重图案化布局设计。
-
Patent Agency Ranking
公开(公告)号：CN103186692B
公开(公告)日：2016-05-04
申请号：CN201210562993.2
申请日：2012-12-21
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/50 , G06F17/5072 , G06F2217/78
Abstract: 本发明公开了一种用于创建双图案化兼容集成电路布局的方法。该方法允许图案被分配给不同掩模并且在光刻期间被缝合在一起。该方法还允许图案的部分在工艺之后被去除。本发明还公开了用于双图案化兼容标准单元设计的缝合和修整方法。
-
公开(公告)号：CN103970923B
公开(公告)日：2017-04-05
申请号：CN201310150925.X
申请日：2013-04-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081
Abstract: 本发明提供了执行设局布局的一种或更多种技术和系统。初始的设计布局与电器部件(诸如，标准单元)相关。该初始的设计布局包括第一图案(诸如，芯轴图案)和第二图案(诸如，被动填充图案)。生成用于初始设计布局的初始切割图案。响应与初始切割图案相关的设计规则违背识别而修改初始设计布局从而生成修改的初始设计布局。基于修改的初始设计布局生成更新的切割图案，但不导致设计规则违背。更新的切割图案被应用于更新的初始设计布局从而生成最终的设计布局。最终的设计布局被验证为自对准多重图案化(SAMP)兼容。本发明还提供了一种自对准多重图案化布局设计。
-
公开(公告)号：CN103514314A
公开(公告)日：2014-01-15
申请号：CN201210378038.3
申请日：2012-10-08
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F17/5072 , G06F2217/12
Abstract: 一种方法，将代表位于IC层的区域的布局的任何奇数环中而不包括在该布局的任何其他奇数环中的电路图案的任何节点识别为独立节点。该层将使用至少三个光掩模图案化多个电路图案。该方法将离布局的任何奇数环中的任何其他独立节点的距离不小于阈值距离的任何独立节点识别为安全独立节点。如果布局中的电路图案包括不具有任何安全独立节点的任何奇数环，则修改布局，使得修改之后，每个奇数环都具有至少一个安全独立节点。本发明提供用于多重图案化集成电路的布局方法和系统。
-
公开(公告)号：CN104636530B
公开(公告)日：2017-12-19
申请号：CN201410045040.8
申请日：2014-02-07
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G03F1/70
Abstract: 本发明提供了用于设计半导体器件布局的系统和方法。例如，接收与半导体器件相关的包括多个目标部件的初始布局。确定将要插入初始布局内的一个或多个伪部件。至少部分地基于一个或多个掩模分配规则，将目标部件和伪部件分配至多个掩模。产生用于制造半导体器件的最终布局。
-
公开(公告)号：CN103514314B
公开(公告)日：2016-12-21
申请号：CN201210378038.3
申请日：2012-10-08
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F17/5072 , G06F2217/12
Abstract: 一种方法，将代表位于IC层的区域的布局的任何奇数环中而不包括在该布局的任何其他奇数环中的电路图案的任何节点识别为独立节点。该层将使用至少三个光掩模图案化多个电路图案。该方法将离布局的任何奇数环中的任何其他独立节点的距离不小于阈值距离的任何独立节点识别为安全独立节点。如果布局中的电路图案包括不具有任何安全独立节点的任何奇数环，则修改布局，使得修改之后，每个奇数环都具有至少一个安全独立节点。本发明提供用于多重图案化集成电路的布局方法和系统。
-
-
-
-
-
-
-
Search Results
8
records
(took 0.032 seconds)
