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公开(公告)号：CN102799701A
公开(公告)日：2012-11-28
申请号：CN201110399371.8
申请日：2011-12-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068
Abstract: 一种设计系统包括布局模块和用户界面。该布局模块包括计算单元，其中，计算单元被配置为：在电路的布局阶段期间，提取电路中的集成电路器件的布局参数；以及使用布局参数计算出器件的电路参数。该用户界面，被配置为响应于用户对器件的选择，显示出器件的电路参数。本发明还提供了一种电路布局中的运行中的器件表征。
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公开(公告)号：CN102760180A
公开(公告)日：2012-10-31
申请号：CN201210125532.9
申请日：2012-04-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: H01L27/0207 , G06F17/5068 , H01L21/823821
Abstract: 公开了用于根据具有平面晶体管的器件的第一布局生成具有FinFET的器件的布局的方法。分析平面布局，并生成对应的FinFET结构。本发明还提供了用于将平面设计转换为FinFET设计的系统和方法。
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公开(公告)号：CN100426308C
公开(公告)日：2008-10-15
申请号：CN200610009425.4
申请日：2006-02-22
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50 , H01L21/768
CPC classification number: H01L23/481 , G03F1/144 , G03F1/36 , H01L21/31144 , H01L21/76807 , H01L21/76816 , H01L2924/0002 , H01L2924/00
Abstract: 一种形成用于集成电路制造工艺的光掩模的方法。该方法首先决定最小间距。并确认图案具有一间距小于该最小间距，其中该图案用以形成垂直导电构造。再针对确认出的每一个图案，决定扩增的第一方向及缩减的第二方向以定义一修正图案。并依据设计规则进行检查，以决定当确认出的该图案在该第一方向扩增及在该第二方向缩减时，是否违背该设计规则。再针对确认出的每一个图案，当未违背该设计规则时，将经过确认的该图案用该修正图案取代，其中该修正图案在该第一方向被扩增，而在该第二方向被缩减。之后，使用该修正图案形成光掩模。该方法可以用于形成不易出现短路缺陷的介层窗，也可以用于形成其它垂直导体结构。
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公开(公告)号：CN102880733A
公开(公告)日：2013-01-16
申请号：CN201210084821.9
申请日：2012-03-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068
Abstract: 描述了由展平的布局进行层次重建的系统和方法。在一个实施例中，由原始布局和修订布局生成集成电路设计的重建布局的方法包括：对原始布局的每个图案：确定对应于原始布局的图案的修订布局的图案；以及将修订布局的对应图案分配到临时实例，该临时实例对应于原始布局的图案的实例，并且该临时实例引用到临时单元。该方法进一步包括：由临时实例建立临时重建布局；以及由临时重建布局生成重建布局，其中，重建布局的层次与原始布局的层次相似。本发明还提供了一种由展平的图形数据库系统布局进行层次重建的系统和方法。
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公开(公告)号：CN101369290B
公开(公告)日：2011-03-30
申请号：CN200810126246.8
申请日：2008-06-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G01R31/2853 , G01R31/2884 , H01L22/34 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一种取得集成电路内寄生接触/介层电容的系统及方法。使用本系统的寄生取得考虑实际接触/介层形状及尺寸变化，可导致接触/介层寄生电容取得的准确性改善。各种实施例的相同特征为包含产生一技术档案之步骤，其中电容表中的接触/介层电容由一有效接触/介层宽度表导出。校准此有效接触/介层宽度表的每一要素，以具有与IC中一实际接触/介层结构的寄生电容匹配的一寄生电容。
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Patent Agency Ranking
公开(公告)号：CN101369290A
公开(公告)日：2009-02-18
申请号：CN200810126246.8
申请日：2008-06-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G01R31/2853 , G01R31/2884 , H01L22/34 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一种取得集成电路内寄生接触/介层电容的系统及方法。使用本系统的寄生取得考虑实际接触/介层形状及尺寸变化，可导致接触/介层寄生电容取得的准确性改善。各种实施例的相同特征为包含产生一技术档案之步骤，其中电容表中的接触/介层电容由一有效接触/介层宽度表导出。校准此有效接触/介层宽度表的每一要素，以具有与IC中一实际接触/介层结构的寄生电容匹配的一寄生电容。
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公开(公告)号：CN102880733B
公开(公告)日：2017-05-24
申请号：CN201210084821.9
申请日：2012-03-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068
Abstract: 描述了由展平的布局进行层次重建的系统和方法。在一个实施例中，由原始布局和修订布局生成集成电路设计的重建布局的方法包括：对原始布局的每个图案：确定对应于原始布局的图案的修订布局的图案；以及将修订布局的对应图案分配到临时实例，该临时实例对应于原始布局的图案的实例，并且该临时实例引用到临时单元。该方法进一步包括：由临时实例建立临时重建布局；以及由临时重建布局生成重建布局，其中，重建布局的层次与原始布局的层次相似。本发明还提供了一种由展平的图形数据库系统布局进行层次重建的系统和方法。
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公开(公告)号：CN102779201B
公开(公告)日：2014-12-31
申请号：CN201210125531.4
申请日：2012-04-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F17/5068 , H01L21/823821 , H01L27/0207
Abstract: 公开了用于根据具有平面晶体管的器件的第一布局生成具有FinFET的器件的布局的方法。分析平面布局，并以匹配方式生成对应的FinFET结构。然后，优化生成的FinFET结构。可以在验证和输出FinFET布局之前生成伪图案和新金属层。本发明还提供了用于将平面设计转换为FinFET设计的系统和方法。
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公开(公告)号：CN102779201A
公开(公告)日：2012-11-14
申请号：CN201210125531.4
申请日：2012-04-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F17/5068 , H01L21/823821 , H01L27/0207
Abstract: 公开了用于根据具有平面晶体管的器件的第一布局生成具有FinFET的器件的布局的方法。分析平面布局，并以匹配方式生成对应的FinFET结构。然后，优化生成的FinFET结构。可以在验证和输出FinFET布局之前生成伪图案和新金属层。本发明还提供了用于将平面设计转换为FinFET设计的系统和方法。
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公开(公告)号：CN112507646B
公开(公告)日：2024-06-14
申请号：CN201911347441.8
申请日：2019-12-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/367 , G06N20/00
Abstract: 用于集成电路(IC)布局验证的系统、方法以及器件。采集多个集成电路图案，多个集成电路图案包含能够被制造的第一组图案和不能被制造的第二组图案。使用多个集成电路图案来训练机器学习模型。机器学习模型产生用于验证集成电路布局的预测模型。预测模型接收包含一组测试图案的数据，一组测试图案包括集成电路图案的扫描电子显微镜(SEM)图像。基于扫描电子显微镜图像和多个集成电路图案来确定与集成电路布局相关联的设计违例。为集成电路布局的进一步特征化提供设计违例的概述。
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