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公开(公告)号：CN117766005A
公开(公告)日：2024-03-26
申请号：CN202211279259.5
申请日：2022-10-19
申请人： 旺宏电子股份有限公司
摘要： 本公开提供了一种具有页缓冲器的开关装置的存储器装置及其擦除方法，该存储器装置包括：多个开关单元，耦接于存储单元阵列与所述页缓冲器的感测放大电路之间。所述多个开关单元中的每一个开关单元还包括：高压元件与低压元件，所述高压元件与所述低压元件彼此串联连接。所述高压元件的第一端耦接到所述感测放大电路，所述低压元件的第一端耦接到所述存储单元阵列的共源极线。所述高压元件的第二端与所述低压元件的第二端彼此连接并耦接到所述存储单元阵列的相应位线。与各所述多个开关单元耦接的所述共源极线共用共同有源区。
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公开(公告)号：CN110896078B
公开(公告)日：2022-08-12
申请号：CN201811264838.6
申请日：2018-10-26
申请人： 旺宏电子股份有限公司
IPC分类号： H01L27/11556 , H01L27/11524 , H01L27/11582 , H01L27/1157 , H01L27/115
摘要： 本发明公开了一种存储器元件，包括一双晶体管存储单元阵列，双晶体管存储单元阵列中的双晶体管存储单元包括一垂直式选择晶体管与一垂直式数据储存晶体管。双晶体管存储单元阵列包括多个导线叠层，一导线叠层包括一选择栅极线与一字线，字线相邻于选择栅极线。存储器元件包括一垂直通道线的阵列、栅极介电质结构、电荷储存结构与位线，垂直通道线的阵列穿过导线至一参考线，栅极介电质结构环绕在垂直通道线与选择栅极线的阵列中的垂直式选择晶体管的通道区的垂直通道线，电荷储存结构环绕在垂直通道线与字线的阵列中的垂直式数据储存晶体管的通道区的垂直通道线，位线通过垂直通道线的上端耦接至垂直通道线。
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公开(公告)号：CN110896078A
公开(公告)日：2020-03-20
申请号：CN201811264838.6
申请日：2018-10-26
申请人： 旺宏电子股份有限公司
IPC分类号： H01L27/11556 , H01L27/11524 , H01L27/11582 , H01L27/1157 , H01L27/115
摘要： 本发明公开了一种存储器元件，包括一双晶体管存储单元阵列，双晶体管存储单元阵列中的双晶体管存储单元包括一垂直式选择晶体管与一垂直式数据储存晶体管。双晶体管存储单元阵列包括多个导线叠层，一导线叠层包括一选择栅极线与一字线，字线相邻于选择栅极线。存储器元件包括一垂直通道线的阵列、栅极介电质结构、电荷储存结构与位线，垂直通道线的阵列穿过导线至一参考线，栅极介电质结构环绕在垂直通道线与选择栅极线的阵列中的垂直式选择晶体管的通道区的垂直通道线，电荷储存结构环绕在垂直通道线与字线的阵列中的垂直式数据储存晶体管的通道区的垂直通道线，位线通过垂直通道线的上端耦接至垂直通道线。
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公开(公告)号：CN109390398A
公开(公告)日：2019-02-26
申请号：CN201710660042.1
申请日：2017-08-04
申请人： 旺宏电子股份有限公司
摘要： 一种半导体结构，包括一基板、一第一源极/漏极区、一第二源极/漏极区、一通道掺杂区、和一栅极结构。第一源极/漏极区设置于基板中。第一源极/漏极区包括一第一区和一第二区，第二区位于第一区下。第二源极/漏极区设置于基板中。第二源极/漏极区与第一源极/漏极区相对设置。通道掺杂区设置于基板中，位于第一源极/漏极区与第二源极/漏极区之间。栅极结构设置于通道掺杂之上。在平行于基板之上表面的一投影面中，第一源极/漏极区的第二区与栅极结构分离。第一源极/漏极区、第二源极/漏极区、和通道掺杂区具有相同导电类型。
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公开(公告)号：CN104766791B
公开(公告)日：2017-09-15
申请号：CN201410351505.2
申请日：2014-07-23
申请人： 旺宏电子股份有限公司
IPC分类号： H01L21/28 , H01L21/22 , H01L29/423
摘要： 本发明公开了一种半导体装置及其形成方法，该形成方法包括：形成一栅极结构在一衬底上；使用该栅极结构为一掩模执行第一掺杂离子的一轻掺杂漏极注入至该衬底中，以在该衬底中形成轻掺杂漏极区域；在该轻掺杂漏极注入后，使用该栅极结构为一掩模执行一前非晶化注入至该衬底中，以非晶化至少一部分的这些轻掺杂漏极区域；以及在该前非晶化注入后，使用该栅极结构为一掩模执行第二掺杂离子的一高掺杂注入至该衬底中，以形成与这些轻掺杂漏极区域至少部分重叠的高掺杂区域。
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公开(公告)号：CN104299641B
公开(公告)日：2017-05-03
申请号：CN201310297867.3
申请日：2013-07-16
申请人： 旺宏电子股份有限公司
IPC分类号： G11C11/4063
摘要： 本发明公开了一种多阶存储器的操作方法，包括对存储器的控制栅极任一侧的衬底中的掺杂区施加低于标准读取电压的第一读取电压，以判断第一储存位置与第二储存位置的电平是否皆为最低电平。利用本发明，在可避免读取干扰对读取操作造成影响的情况下读取第一储存位置的电平。
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公开(公告)号：CN106298783A
公开(公告)日：2017-01-04
申请号：CN201510261402.1
申请日：2015-05-21
申请人： 旺宏电子股份有限公司
IPC分类号： H01L27/115 , H01L21/8247
摘要： 本发明公开了一种存储元件及其制造方法。存储元件包括基底、多个叠层结构、多个导体柱、多个电荷储存层以及多个第三导体层。叠层结构位于基底上，叠层结构沿着第一方向排列且沿着第二方向延伸，其中每一叠层结构包括多个第一导体层和多个介电层沿着第三方向相互交替叠层。每一导体柱位于相邻两个叠层结构之间的基底上。每一电荷储存层位于叠层结构与导体柱之间。每一第三导体层沿着第一方向延伸，与叠层结构交错于多个交错区域，且覆盖部分叠层结构和导体柱的顶部。叠层结构与第三导体层交错的每一交错区域具有空气间隙，且空气间隙沿着第三方向延伸。
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公开(公告)号：CN104867929A
公开(公告)日：2015-08-26
申请号：CN201410061086.9
申请日：2014-02-24
申请人： 旺宏电子股份有限公司
IPC分类号： H01L27/115 , H01L21/8247
摘要： 本发明公开了一种非易失性存储器及其制造方法，该非易失性存储器包括一衬底、一布设于该衬底上的电荷撷取结构、一布设于该电荷撷取结构的缓冲层及多个布设于该缓冲层上的导电层。该非易失性存储器的制造方法包括以下步骤：将一电荷撷取结构形成于一衬底上、将一缓冲层形成于该电荷撷取结构上、将一导电层形成于该缓冲层上及图形化将该导电层。
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公开(公告)号：CN102479790B
公开(公告)日：2014-08-20
申请号：CN201010571446.1
申请日：2010-11-23
申请人： 旺宏电子股份有限公司
IPC分类号： H01L27/115 , H01L29/792 , H01L29/423 , H01L21/8247
摘要： 本发明是有关于一种非挥发性记忆体及其制造方法与记忆胞的操作方法。该非挥发性记忆体包括基底、第一与第二掺杂区、电荷捕捉结构、第一与第二栅极、栅间绝缘层。第一与第二掺杂区配置于基底中并沿第一方向延伸，且彼此交替排列。电荷捕捉结构配置于基底上。第一与第二栅极配置于电荷捕捉结构上。第一栅极沿第一方向延伸。每一第一栅极位于一个第一掺杂区上。第二栅极沿第二方向延伸，且位于第二掺杂区上。栅间绝缘层配置于第一与第二栅极之间。相邻的第一与第二掺杂区以及位于二者之间的第一与第二栅极、电荷捕捉结构定义出记忆胞。藉此本发明可抑制第二位元效应，增加操作裕度。本发明还提供了一种非挥发性记忆体的制造方法及记忆胞的操作方法。
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公开(公告)号：CN101976669B
公开(公告)日：2012-07-04
申请号：CN201010274353.2
申请日：2010-09-01
申请人： 旺宏电子股份有限公司
IPC分类号： H01L27/115 , H01L21/8247 , H01L21/762
摘要： 本发明是有关于一种记忆胞、记忆体装置及记忆胞的制造方法。该记忆胞，包括基底、堆叠栅极结构及第一隔离结构。基底具有第一掺杂区、第二掺杂区与通道区，通道区位于第一掺杂区与第二掺杂区之间。堆叠栅极结构设置于通道区上，堆叠栅极结构由下而上至少包括电荷陷入层及栅极。第一隔离结构设置基底中，第一隔离结构连接于第一掺杂区并向第一掺杂区的下方延伸一预定长度，且第一隔离结构的底部低于第一掺杂区的底部。本发明通过在记忆胞的源极与漏极的掺杂区下方设置隔离结构，藉此可防止游离的电子移动到相邻的记忆胞而造成写入干扰。
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