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公开(公告)号：CN104299641B
公开(公告)日：2017-05-03
申请号：CN201310297867.3
申请日：2013-07-16
申请人： 旺宏电子股份有限公司
IPC分类号： G11C11/4063
摘要： 本发明公开了一种多阶存储器的操作方法，包括对存储器的控制栅极任一侧的衬底中的掺杂区施加低于标准读取电压的第一读取电压，以判断第一储存位置与第二储存位置的电平是否皆为最低电平。利用本发明，在可避免读取干扰对读取操作造成影响的情况下读取第一储存位置的电平。
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公开(公告)号：CN106324477A
公开(公告)日：2017-01-11
申请号：CN201510392652.9
申请日：2015-07-07
申请人： 旺宏电子股份有限公司
IPC分类号： G01R31/28
摘要： 本发明提供了一种闩锁测试装置与方法，且所述闩锁测试方法包括下列步骤：执行设定操作，以依据测试区间设定基准测试值，并利用基准测试值设定触发脉冲与预设误差值；利用触发脉冲测试待测晶圆中的测试芯片，并判别测试芯片是否处于闩锁状态；依据判别结果、闩锁临界值与基准测试值，而决定是否更新测试区间与闩锁临界值以及是否回到执行设定操作的步骤；当测试芯片处于闩锁状态，且闩锁临界值与基准测试值的差值不大于预设误差值时，停止测试芯片的测试。
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公开(公告)号：CN106298783A
公开(公告)日：2017-01-04
申请号：CN201510261402.1
申请日：2015-05-21
申请人： 旺宏电子股份有限公司
IPC分类号： H01L27/115 , H01L21/8247
摘要： 本发明公开了一种存储元件及其制造方法。存储元件包括基底、多个叠层结构、多个导体柱、多个电荷储存层以及多个第三导体层。叠层结构位于基底上，叠层结构沿着第一方向排列且沿着第二方向延伸，其中每一叠层结构包括多个第一导体层和多个介电层沿着第三方向相互交替叠层。每一导体柱位于相邻两个叠层结构之间的基底上。每一电荷储存层位于叠层结构与导体柱之间。每一第三导体层沿着第一方向延伸，与叠层结构交错于多个交错区域，且覆盖部分叠层结构和导体柱的顶部。叠层结构与第三导体层交错的每一交错区域具有空气间隙，且空气间隙沿着第三方向延伸。
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公开(公告)号：CN104867929A
公开(公告)日：2015-08-26
申请号：CN201410061086.9
申请日：2014-02-24
申请人： 旺宏电子股份有限公司
IPC分类号： H01L27/115 , H01L21/8247
摘要： 本发明公开了一种非易失性存储器及其制造方法，该非易失性存储器包括一衬底、一布设于该衬底上的电荷撷取结构、一布设于该电荷撷取结构的缓冲层及多个布设于该缓冲层上的导电层。该非易失性存储器的制造方法包括以下步骤：将一电荷撷取结构形成于一衬底上、将一缓冲层形成于该电荷撷取结构上、将一导电层形成于该缓冲层上及图形化将该导电层。
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公开(公告)号：CN102479790B
公开(公告)日：2014-08-20
申请号：CN201010571446.1
申请日：2010-11-23
申请人： 旺宏电子股份有限公司
IPC分类号： H01L27/115 , H01L29/792 , H01L29/423 , H01L21/8247
摘要： 本发明是有关于一种非挥发性记忆体及其制造方法与记忆胞的操作方法。该非挥发性记忆体包括基底、第一与第二掺杂区、电荷捕捉结构、第一与第二栅极、栅间绝缘层。第一与第二掺杂区配置于基底中并沿第一方向延伸，且彼此交替排列。电荷捕捉结构配置于基底上。第一与第二栅极配置于电荷捕捉结构上。第一栅极沿第一方向延伸。每一第一栅极位于一个第一掺杂区上。第二栅极沿第二方向延伸，且位于第二掺杂区上。栅间绝缘层配置于第一与第二栅极之间。相邻的第一与第二掺杂区以及位于二者之间的第一与第二栅极、电荷捕捉结构定义出记忆胞。藉此本发明可抑制第二位元效应，增加操作裕度。本发明还提供了一种非挥发性记忆体的制造方法及记忆胞的操作方法。
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公开(公告)号：CN101741073B
公开(公告)日：2012-09-26
申请号：CN200910178887.2
申请日：2009-10-10
申请人： 旺宏电子股份有限公司
IPC分类号： H01L23/60
CPC分类号： H01L29/7436 , H01L27/0251 , H01L27/0262 , H01L29/0692 , H01L29/78 , H01L29/7835 , H01L2924/0002 , H03K17/08 , H03K19/003 , H01L2924/00
摘要： 本发明是有关于一种静电放电保护装置。其包括一第一导电的一第一井区、一第二导电类型的一第二井区、位于第一井区内的第二导电类型的一源极区以及一第二导电类型的一漏极区，且一部分位于第二井区内。与第一井区接触的一井是耦接至源极区。第一导电类型的第三掺杂区与第二导电类型的一第四掺杂区是配置于第二井区中。一第一晶体管包括第三掺杂区、第二井区与第一井区。第一晶体管电性耦接置一切换装置。一第二晶体管包括第二井区、第一井区与源极区。第一晶体管与第二晶体管配置为在一静电放电事件期间提供一电流路径。
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公开(公告)号：CN101582428B
公开(公告)日：2012-05-23
申请号：CN200910129720.7
申请日：2003-03-28
申请人： 旺宏电子股份有限公司
IPC分类号： H01L27/115 , H01L29/792 , H01L29/10
CPC分类号： G11C16/0475 , H01L21/28273 , H01L29/792 , H01L29/7923
摘要： 本发明的一较佳实施例提供了一种俘获式非易失存储单元，其包括有一个其上被形成有一N+源极与一N+漏极的P型半导体基底、一个被形成在该源极与该漏极之间的沟道。一个第一绝缘层、一个非传导式电荷陷获层、一个第二绝缘层、以及一个栅极被依序形成在该沟道之上。当非易失存储单元被擦除之时，陷获层会储存一定量的电子。
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公开(公告)号：CN101178932B
公开(公告)日：2012-01-25
申请号：CN200610144579.4
申请日：2006-11-06
申请人： 旺宏电子股份有限公司
摘要： 一种读取双位存储单元之方法。双位存储单元包括控制端、第一端以及第二端，双位存储单元于邻近第一端及第二端之处分别具有第一位储存节及第二位储存节。首先，分别施加控制电压及读取电压至控制端及第一端，且将第二端接地，以测量第一端的第一输出电流值。接着，分别施加控制电压及读取电压至控制端及第二端，且将第一端接地，以测量第二端的第二输出电流值。最后，根据第一输出电流值及第二输出电流值来同时读取第一位储存节及第二位储存节的位状态。
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公开(公告)号：CN102195614A
公开(公告)日：2011-09-21
申请号：CN201010159772.1
申请日：2010-04-27
申请人： 旺宏电子股份有限公司
摘要： 本发明是有关于一种静电放电保护电路的延迟电路及其保护的方法和集成电路，是用于静电保护的具有增加RC延迟时间的RC电路。此电路使用N型金属氧化物半导体场效应晶体管和P型金属氧化物半导体场效应晶体管，从而使用相对较小的布局面积就可以产生一较大的等效电阻。
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公开(公告)号：CN102034541A
公开(公告)日：2011-04-27
申请号：CN201010111406.9
申请日：2010-02-04
申请人： 旺宏电子股份有限公司
IPC分类号： G11C16/06 , G11C16/34 , G11C16/02 , H01L27/115
CPC分类号： G11C16/3468 , G11C16/0466 , G11C16/10
摘要： 本发明是有关于一种非挥发性记忆体及其操作方法。该非挥发性记忆体的操作方法，适用于具有第一储存位置与第二储存位置的多阶记忆胞，并包括下列步骤：设定N个临界电压分布曲线，其中N个临界电压分布曲线相对于N个位准，N为大于2的整数；当第一与第二储存位置进行程序化至第1与第N个位准的运作时，分别参照第1个临界电压分布曲线与临界电压辅助曲线，而将第一与第二储存位置程序化至第1个位准与辅助位准；以及，当第一与第二储存位置不是进行程序化至第1与第N个位准的运作时，参照第i个临界电压分布曲线而将第一与第二储存位置程序化至第i个位准，i为整数且1≤i≤N。
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