公开(公告)号：CN1519920A

公开(公告)日：2004-08-11

申请号：CN200410000445.6

申请日：2004-01-20

Applicant: 株式会社东芝

Inventor： 大冢雅司 ,  田窪知章

IPC: H01L23/12 ,  H01L23/48 ,  H01L25/00 ,  H05K3/46

CPC classification number: H01L24/97 ,  H01L23/3128 ,  H01L23/5384 ,  H01L23/5389 ,  H01L24/24 ,  H01L24/25 ,  H01L24/82 ,  H01L24/96 ,  H01L25/105 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/2402 ,  H01L2224/24226 ,  H01L2224/2518 ,  H01L2224/32245 ,  H01L2224/73267 ,  H01L2224/92 ,  H01L2224/92244 ,  H01L2224/97 ,  H01L2225/1035 ,  H01L2225/1058 ,  H01L2225/1094 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01019 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/15311 ,  H01L2924/30107 ,  H01L2924/3511 ,  H01L2224/83 ,  H01L2224/82

Abstract: 本发明提供具有低价格且可对每一个半导体芯片进行测试而且没有芯片尺寸的制约的叠层CSP的半导体器件。把半导体芯片1的底面的整个面粘接到第1绝缘薄膜4上，把第2绝缘薄膜5粘接到半导体芯片1的上表面的整个面和第1绝缘薄膜4上。形成贯通第2绝缘薄膜5使半导体芯片1的上表面露出来的第1孔8，和贯通第1绝缘薄膜4和第2绝缘薄膜5的第2孔9和10。向第1孔8内埋入第1导体11，向第2孔9和10内埋入第2导体12和13。在第1绝缘薄膜4的表面之上形成电连到第2导体12和13上的第1布线15，在第绝缘薄膜5的表面之上形成电连到第1导体11和第2导体12和13上的第2布线14。