公开(公告)号：CN101369540B

公开(公告)日：2012-07-04

申请号：CN200810210492.1

申请日：2008-08-14

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平 ,  手塚祐朗 ,  鸟海聪志 ,  古野诚 ,  神保安弘 ,  大力浩二 ,  桑原秀明

IPC: H01L21/336 ,  H01L21/20

CPC classification number: C23C16/515 ,  C23C16/509 ,  H01L27/1288 ,  H01L29/04 ,  H01L29/458 ,  H01L29/4908 ,  H01L29/78696

Abstract: 本发明的目的在于提供一种在大面积衬底上形成品质良好的微晶半导体膜的方法。本发明的技术要点如下：在栅电极上形成栅极绝缘膜之后，为了提高在成膜初期中形成的微晶半导体膜的品质，通过提供具有不同频率的高频电力产生辉光放电等离子体，在成膜速度低而品质良好的第一成膜条件下形成栅极绝缘膜界面附近的膜的下部，然后在成膜速度高的第二成膜条件下堆积膜的上部。接触微晶半导体膜上地层叠缓冲层。

公开(公告)号：CN101369540A

公开(公告)日：2009-02-18

申请号：CN200810210492.1

申请日：2008-08-14

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平 ,  手塚祐朗 ,  鸟海聪志 ,  古野诚 ,  神保安弘 ,  大力浩二 ,  桑原秀明

IPC: H01L21/336 ,  H01L21/20

CPC classification number: C23C16/515 ,  C23C16/509 ,  H01L27/1288 ,  H01L29/04 ,  H01L29/458 ,  H01L29/4908 ,  H01L29/78696

Abstract: 本发明的目的在于提供一种在大面积衬底上形成品质良好的微晶半导体膜的方法。本发明的技术要点如下：在栅电极上形成栅极绝缘膜之后，为了提高在成膜初期中形成的微晶半导体膜的品质，通过提供具有不同频率的高频电力产生辉光放电等离子体，在成膜速度低而品质良好的第一成膜条件下形成栅极绝缘膜界面附近的膜的下部，然后在成膜速度高的第二成膜条件下堆积膜的上部。接触微晶半导体膜上地层叠缓冲层。

公开(公告)号：CN102077331B

公开(公告)日：2014-05-07

申请号：CN200980124705.1

申请日：2009-06-22

Applicant: 株式会社半导体能源研究所

Inventor： 伊佐敏行 ,  神保安弘 ,  手塚祐朗 ,  大力浩二 ,  宫入秀和 ,  山崎舜平 ,  广桥拓也

IPC: H01L21/336 ,  H01L29/786

CPC classification number: H01L27/1288 ,  H01L27/1214 ,  H01L29/04 ,  H01L29/66765 ,  H01L29/78696

Abstract: 一种薄膜晶体管，包括作为缓冲层的半导体层，该半导体层包含氮，且在栅极绝缘层和源区及漏区之间的至少源区及漏区一侧的非晶结构中包括晶体区域。与在沟道形成区中具有非晶半导体的薄膜晶体管相比，可以提高薄膜晶体管的导通电流。并且，与在沟道形成区中具有微晶半导体的薄膜晶体管相比，可以降低薄膜晶体管的截止电流。

公开(公告)号：CN101369541B

公开(公告)日：2013-06-19

申请号：CN200810210498.9

申请日：2008-08-14

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平 ,  手塚祐朗 ,  鸟海聪志 ,  古野诚 ,  神保安弘 ,  大力浩二 ,  桑原秀明

IPC: H01L21/336 ,  H01L21/205

CPC classification number: H01L29/78696 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/67207 ,  H01L27/1288 ,  H01L29/04 ,  H01L29/41733 ,  H01L29/4908 ,  H01L29/66765 ,  H01L29/78678

Abstract: 本发明的目的在于提供一种质量良好的微晶半导体膜的制造方法。本发明的技术要点如下：在栅电极上形成栅极绝缘膜之后，为了提高在成膜初期中形成的微晶半导体膜的品质，在成膜速度低而品质良好的第一成膜条件下形成栅极绝缘膜界面附近的膜，然后，在成膜速度高的第二成膜条件下堆积膜。再者，接触微晶半导体膜上地对缓冲层进行层叠。另外，在第一成膜条件之前，进行氩等离子体处理等的稀有气体等离子体处理及氢等离子体处理，以去除衬底上的吸附水。

公开(公告)号：CN101369539B

公开(公告)日：2012-10-31

申请号：CN200810145666.0

申请日：2008-08-15

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平 ,  手塚祐朗 ,  古野诚 ,  鸟海聪志 ,  神保安弘 ,  大力浩二

IPC: H01L21/336 ,  H01L21/205

Abstract: 在形成底栅型薄膜晶体管时，进行在栅绝缘膜上利用等离子体CVD法形成微晶半导体膜的工序，以及在微晶半导体膜上形成非晶半导体膜的工序。在形成微晶半导体膜的工序中，将反应室的压力设定为10-5Pa以下，将衬底的温度设定为120℃至220℃的范围内，通过导入氢及硅气体来生成等离子体，在进行成膜时，使氢等离子体作用到形成在栅绝缘膜表面的反应生成物来进行去除。另外，通过将HF频带的第一高频电力和VHF频带的第二高频电力彼此叠加并施加来生成等离子体。

公开(公告)号：CN101369539A

公开(公告)日：2009-02-18

申请号：CN200810145666.0

申请日：2008-08-15

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平 ,  手塚祐朗 ,  古野诚 ,  鸟海聪志 ,  神保安弘 ,  大力浩二

IPC: H01L21/336 ,  H01L21/205

Abstract: 本发明涉及一种显示装置的制造方法。在形成底栅型薄膜晶体管时，进行在栅绝缘膜上利用等离子体CVD法形成微晶半导体膜的工序，以及在微晶半导体膜上形成非晶半导体膜的工序。在形成微晶半导体膜的工序中，将反应室的压力设定为10－5Pa以下，将衬底的温度设定为120℃至220℃的范围内，通过导入氢及硅气体来生成等离子体，在进行成膜时，使氢等离子体作用到形成在栅绝缘膜表面的反应生成物来进行去除。另外，通过将HF频带的第一高频电力和VHF频带的第二高频电力彼此叠加并施加来生成等离子体。

公开(公告)号：CN107424927B

公开(公告)日：2021-03-30

申请号：CN201710291791.1

申请日：2012-04-06

Applicant: 株式会社半导体能源研究所

Inventor： 佐藤裕平 ,  佐藤惠司 ,  佐佐木俊成 ,  丸山哲纪 ,  矶部敦生 ,  村川努 ,  手塚祐朗

IPC: H01L21/324 ,  H01L21/336

Abstract: 本发明涉及半导体装置的制造方法。本发明通过对使用氧化物半导体的半导体装置赋予稳定的电特性，提供一种可靠性高的半导体装置。作为晶体管的制造工序，在依次形成氧化物半导体层、源电极层、漏电极层、栅极绝缘膜、栅电极层及氧化铝膜之后，通过对氧化物半导体层及氧化铝膜进行热处理，去除含有氢原子的杂质，并形成包括含有超过化学计量比的氧的区域的氧化物半导体层。另外，通过形成氧化铝膜，即使在具有该晶体管的半导体装置或电子设备的制造工序中的热处理中，也可以防止来自大气的水或氢侵入且扩散到氧化物半导体层中，从而可以制造可靠性高的晶体管。

公开(公告)号：CN102077354A

公开(公告)日：2011-05-25

申请号：CN200980124788.4

申请日：2009-06-22

Applicant: 株式会社半导体能源研究所

Inventor： 伊佐敏行 ,  神保安弘 ,  手塚祐朗 ,  大力浩二 ,  宫入秀和 ,  山崎舜平

IPC: H01L29/786 ,  H01L21/336

CPC classification number: H01L27/1288 ,  H01L27/1214 ,  H01L29/04 ,  H01L29/66765 ,  H01L29/78696

Abstract: 一种薄膜晶体管包括在栅极绝缘层和源区及漏区之间且至少在源区及漏区一侧的作为缓冲层的具有氮或NH基的非晶半导体层。与其沟道形成区域中具有非晶半导体的薄膜晶体管相比，薄膜晶体管的导通电流可提高。此外，与其沟道形成区域具有微晶半导体的薄膜晶体管相比，薄膜晶体管的截止电流可降低。

公开(公告)号：CN101369541A

公开(公告)日：2009-02-18

申请号：CN200810210498.9

申请日：2008-08-14

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平 ,  手塚祐朗 ,  鸟海聪志 ,  古野诚 ,  神保安弘 ,  大力浩二 ,  桑原秀明

IPC: H01L21/336 ,  H01L21/205

CPC classification number: H01L29/78696 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/67207 ,  H01L27/1288 ,  H01L29/04 ,  H01L29/41733 ,  H01L29/4908 ,  H01L29/66765 ,  H01L29/78678

Abstract: 本发明的目的在于提供一种质量良好的微晶半导体膜的制造方法。本发明的技术要点如下：在栅电极上形成栅极绝缘膜之后，为了提高在成膜初期中形成的微晶半导体膜的品质，在成膜速度低而品质良好的第一成膜条件下形成栅极绝缘膜界面附近的膜，然后，在成膜速度高的第二成膜条件下堆积膜。再者，接触微晶半导体膜上地对缓冲层进行层叠。另外，在第一成膜条件之前，进行氩等离子体处理等的稀有气体等离子体处理及氢等离子体处理，以去除衬底上的吸附水。

公开(公告)号：CN112823415A

公开(公告)日：2021-05-18

申请号：CN201980066151.8

申请日：2019-10-17

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平 ,  神保安弘 ,  石川纯 ,  手塚祐朗 ,  掛端哲弥

IPC: H01L21/8239 ,  H01L27/105 ,  H01L21/8242 ,  H01L27/108 ,  H01L27/1156 ,  H01L29/786 ,  H01L21/336

Abstract: 提供一种具有良好的电特性的半导体装置。该半导体装置包括第一氧化物、第一氧化物上的第一导电体及第二导电体、第一导电体上的第一绝缘体、第二导电体上的第二绝缘体、第一绝缘体及第二绝缘体上的第三绝缘体、在第一氧化物上配置在第一导电体与第二导电体之间的第二氧化物、第二氧化物上的第四绝缘体、第四绝缘体上的第三导电体、接触于第三绝缘体的顶面、第二氧化物的顶面、第四绝缘体的顶面及第三导电体的顶面的第五绝缘体、嵌入到形成在第一绝缘体、第三绝缘体及第五绝缘体中的开口中且与第一导电体接触的第四导电体、以及嵌入到形成在第二绝缘体、第三绝缘体及第五绝缘体的开口中且与第二导电体接触的第五导电体，其中，第三绝缘体在与第四导电体的界面附近及与第五导电体的界面附近具有其氮浓度高于第三绝缘体的其他区域的区域。