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公开(公告)号：CN114628434A
公开(公告)日：2022-06-14
申请号：CN202011447965.7
申请日：2020-12-09
摘要： 一种阻变存储器件及其制备方法。该阻变存储器件包括至少一个阻变存储单元，每个阻变存储单元包括无结场效应晶体管和阻变存储元件。无结场效应晶体管包括有源层、栅介质层和栅极。有源层沿第一方向延伸，包括沟道区以及在第一方向上位于沟道区两端的第一源漏区和第二源漏区；栅介质层设置在有源层上且至少部分环绕沟道区；栅极设置在栅介质层的远离有源层的一侧且至少部分环绕栅介质层。阻变存储元件包括第一电极、第二电极和阻变层，第一电极与无结场效应晶体管的第一源漏区或者第二源漏区电连接。无结场效应晶体管的沟道区长度长，加工成本低，并具有较大的开关比；将无结型晶体管与阻变存储元件集成形成1T1R单元，可有效地减小路径泄露。
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公开(公告)号：CN114499538B
公开(公告)日：2024-08-20
申请号：CN202111542066.X
申请日：2021-12-16
申请人： 清华大学
IPC分类号： H03M7/36
摘要： 本申请涉及集成电路技术领域，特别涉及一种多比特输入数据编码方法、装置、电子设备及存储介质，方法应用于忆阻器存算一体系统，包括以下步骤：在忆阻器存算一体系统中，获取至少一个多比特数据；由至少一个多比特数据生成用于表示多比特数据的多个加权脉冲组；计算每个加权脉冲组的脉冲的计算结果，并由每个加权脉冲组的脉冲的计算结果和对应的权值，加权求和得到多比特输入数据编码结果。由此，解决了相关技术中忆阻器存算一体系统的多比特输入数据编码类型，存在运算精度、运算时间和硬件开销难以折中等问题。
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公开(公告)号：CN118430612A
公开(公告)日：2024-08-02
申请号：CN202310118327.8
申请日：2023-01-31
申请人： 清华大学
摘要： 一种信号处理装置及其操作方法。该信号处理装置包括滤波处理电路、信号转换电路和降维存储电路。滤波处理电路包括阵列布置的多行多列滤波处理单元，多行滤波处理单元分别构成多个不同的滤波处理器，与多个输入端连接以获取多个第一输入信号，并分别对多个第一输入信号进行滤波处理操作，以得到多个第一处理信号；信号转换电路连接在滤波处理电路和降维存储电路之间，将多个第一处理信号转换为多个第二输入信号以提供给降维存储电路；降维存储电路与多个输出端连接，包括阵列布置的多行多列信号存储单元，用于对多个第二输入信号进行降维存储操作，以原位存储多个第二输入信号或者输出多个输出信号。该信号处理装置能够存储信号的多频域特征信息。
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公开(公告)号：CN114781631B
公开(公告)日：2024-08-02
申请号：CN202210533434.2
申请日：2022-05-13
申请人： 清华大学
IPC分类号： G06N3/063 , G06N3/0464 , G06N3/084
摘要： 一种卷积层的映射方法及映射装置、卷积运算方法及运算装置。该映射方法包括：获取卷积层的维度[K，H，D，N]，N为卷积层中的卷积核的个数，K、H、D分别为卷积核的宽度、高度和通道数；将卷积层展开为行高度K×H×D、列宽度N的第0矩阵，在第0矩阵中的N列分别对应于将N个卷积核分别展开的长度为K×H×D的一维向量；基于第0矩阵，创建K‑1个变换矩阵，该K‑1个变换矩阵包括第1矩阵到第K‑1矩阵，其中，第m矩阵相对于第m‑1矩阵的变换包括第m矩阵中的行号＝(第m‑1矩阵中的行号+K)mod(K×H×D)，m为1到K‑1之间的整数；将第0矩阵到第K‑1矩阵映射到存算一体阵列中。该映射方法能有效提高阵列的空间利用率和卷积计算速度，并降低功耗。
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公开(公告)号：CN118352318A
公开(公告)日：2024-07-16
申请号：CN202410458277.2
申请日：2024-04-16
申请人： 清华大学
IPC分类号： H01L23/34 , H10N79/00 , H10N70/20 , H10B63/00 , G01K15/00 , G06N3/063 , G06N3/0464 , G11C13/00
摘要： 本公开的实施例提供了一种基于忆阻器阵列的神经网络模型的温度误差补偿方法、电子装置和电子设备，该方法包括：检测至少一个忆阻器阵列各自进行神经网络计算时的工作温度；响应于根据工作温度确定需要对至少一个忆阻器阵列进行温度补偿，在至少一个忆阻器阵列中确定需要被进行温度补偿的目标忆阻器阵列；修正目标忆阻器阵列中至少一个忆阻器的电导值以进行温度补偿。该方法通过修正目标忆阻器阵列的忆阻器的电导值进行温度补偿，从而提高神经网络模型的计算精度，减小计算误差。
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公开(公告)号：CN118210474A
公开(公告)日：2024-06-18
申请号：CN202311871565.2
申请日：2023-12-29
申请人： 清华大学
IPC分类号： G06F7/50 , G06F7/523 , G06F17/16 , G11C13/00 , G06N3/0464
摘要： 本公开实施例提供了一种单片三维集成微处理器及其操作方法和制备方法，该单片三维集成微处理器包括：逻辑/存内计算层、动态随机存储器层和互补场效应晶体管层，其中，逻辑/存内计算层包括逻辑电路和配置为执行矩阵乘法运算的存内计算电路；动态随机存储器层包括动态随机存储器件以作为该单片三维集成微处理器的内存；互补场效应晶体管层被配置为执行逻辑控制、计算和缓存，其中，逻辑/存内计算层、动态随机存储器层以及互补场效应晶体管层之间彼此层叠，并且通过层间通孔相互通信连接。
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公开(公告)号：CN117998869A
公开(公告)日：2024-05-07
申请号：CN202410171505.8
申请日：2024-02-06
申请人： 清华大学 , 北方集成电路技术创新中心(北京)有限公司
摘要： 提供一种存储装置及其制作方法，存储装置包括第一存储器和第二存储器；第一存储器包括沿第一方向层叠设置的第一电极、第一阻变层和第二电极；第二存储器包括沿第一方向层叠设置的第三电极、第二阻变层和第四电极；第一电极包括彼此连接的第一材料层和第二材料层，第一材料层的材料与至少部分第二材料层的材料不同；第一材料层和第二材料层均与第一阻变层接触，且至少部分第二材料层与第三电极同层设置。本公开提供的存储装置及其制作方法，能够简化第一存储器和第二存储器的集成工艺，而且无需占用额外的版图面积即可实现更复杂的电路系统功能。
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公开(公告)号：CN117993451A
公开(公告)日：2024-05-07
申请号：CN202410145941.8
申请日：2024-02-01
申请人： 清华大学
摘要： 本公开的实施例提供了一种储备池控制器、电子设备以及储备池控制器的操作方法和训练方法，该储备池控制器包括信号输入模块、储备池计算模块、逻辑控制模块和控制量输出模块，其中，信号输入模块被配置为提供输入信号；储备池计算模块被配置为接收输入信号并执行储备池计算以获得输出信号；控制量输出模块被配置为根据输出信号输出控制量信号；逻辑控制模块与储备池计算模块耦接且被配置为控制储备池计算模块的操作。基于储备池计算的储备池控制器实现了储备池计算算法在实时计算领域的应用，并且具有硬件成本低和功耗低的优势。
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公开(公告)号：CN117787350A
公开(公告)日：2024-03-29
申请号：CN202311518309.5
申请日：2023-11-14
申请人： 清华大学
摘要： 本发明涉及忆阻贝叶斯神经网络技术领域，特别涉及一种忆阻贝叶斯神经网络的关键权重在线更新方法及装置，其中，方法包括：利用预设数据集对忆阻贝叶斯神经网络进行训练，以优化权重的后验分布，得到最优权重后验分布；根据最优权重后验分布计算损失函数对均值的梯度和标准差的梯度；根据均值的梯度和标准差的梯度计算权重信噪比变化值；选择训练后的忆阻贝叶斯神经网络的当前关键权重，利用权重信噪比变化值更新当前关键权重，得到新的关键权重，以作为当前关键权重，迭代执行训练过程，直至训练后的忆阻贝叶斯神经网络达到预设收敛条件。由此，解决了现有训练过程中需要进行大量读取和编程操作，难以实现高速且高效的在线训练等问题。
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公开(公告)号：CN117651426A
公开(公告)日：2024-03-05
申请号：CN202311662245.6
申请日：2023-12-06
申请人： 清华大学
摘要： 一种数据处理装置和制造数据处理装置的方法。该数据处理装置包括控制电路层和与控制电路层层叠设置的存储阵列层。控制电路层包括控制电路，控制电路包括多个第一晶体管，控制电路层包括第一金属层，第一金属层包括多个第一晶体管的源极和/或漏极；存储阵列层包括存储阵列，存储阵列包括排列为多行多列的多个存储单元，多个存储单元每个包括第二晶体管以及与第二晶体管电连接的存储器，存储器包括依次层叠的第一电极、存储功能层；控制电路，被配置为控制存储阵列的操作；第一金属层还包括复用为存储器的第二电极的部分，存储功能层夹置在第一电极和第二电极之间。该数据处理装置可以简化制造工艺，提高数据处理装置的集成度和数据处理效率。
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