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公开(公告)号:CN102971855A
公开(公告)日:2013-03-13
申请号:CN201080067653.1
申请日:2010-06-21
申请人: 瑞萨电子株式会社
IPC分类号: H01L29/78 , H01L21/336 , H01L21/822 , H01L21/8222 , H01L27/04 , H01L27/06 , H01L29/47 , H01L29/872
CPC分类号: H01L29/0649 , H01L21/76205 , H01L21/76224 , H01L21/82385 , H01L21/823857 , H01L21/823878 , H01L27/0922 , H01L29/0638 , H01L29/0653 , H01L29/0661 , H01L29/0696 , H01L29/086 , H01L29/0878 , H01L29/1083 , H01L29/41758 , H01L29/42368 , H01L29/4238 , H01L29/456 , H01L29/4933 , H01L29/665 , H01L29/66659 , H01L29/66689 , H01L29/7816 , H01L29/7835
摘要: 本发明提供一种半导体器件及其制造方法。由LOCOS构成供nLDMOS器件的栅电极(G)搭上的平台绝缘膜(SL),由STI构成元件分离部(SS)。另外,在形成有多个nLDMOS器件的激活区域的最外周设置与漏极区域(D)电位相同的护环。而且,隔着该护环在激活区域的周边形成元件分离部(SS),并且使平台绝缘膜(SL)和元件分离部(SS)不相连,使两者分离。
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公开(公告)号:CN117476643A
公开(公告)日:2024-01-30
申请号:CN202310843630.4
申请日:2023-07-11
申请人: 瑞萨电子株式会社
IPC分类号: H01L27/088 , H01L29/78
摘要: 本公开涉及一种半导体装置,其中半导体衬底包括:n型衬底区域、布置在n型衬底区域上的不同位置处的n型第一半导体区域和第二半导体区域、形成在n型第一半导体区域上和第二半导体区域上的n型埋层、形成在n型埋层上并且彼此间隔开的p型第三半导体区域和p型第四半导体区域,以及从n型埋层到达半导体衬底的上表面的n型第五半导体区域。n型埋层、n型第一半导体区域和n型衬底区域存在于p型第三半导体区域和n型第五半导体区域下方。第一晶体管被形成在p型第三半导体区域的上部分中,并且第二晶体管被形成在p型第四半导体区域的上部分中。
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公开(公告)号:CN107799500A
公开(公告)日:2018-03-13
申请号:CN201710668355.1
申请日:2017-08-08
申请人: 瑞萨电子株式会社
IPC分类号: H01L23/522 , H01L23/528 , H01L21/60
CPC分类号: H01L23/53223 , H01L21/76802 , H01L21/76844 , H01L21/76846 , H01L21/76877 , H01L23/5226 , H01L23/53266 , H01L23/5222 , H01L23/528 , H01L24/27 , H01L24/43
摘要: 本发明涉及半导体装置以及制造该半导体装置的方法。层间绝缘膜具有通孔。侧壁导电层沿着一个通孔的侧壁表面布置,并且包含从包括钨、钛、氮化钛、钽和钼的群组中选出的一种或多种。第二金属布线层嵌入在一个通孔中,并且包含铝。插塞层嵌入在另一个通孔中,并且包含从包括钨、钛、氮化钛、钽和钼的群组中选出的一种或多种。
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公开(公告)号:CN117995901A
公开(公告)日:2024-05-07
申请号:CN202311262256.5
申请日:2023-09-27
申请人: 瑞萨电子株式会社
IPC分类号: H01L29/78 , H01L29/40 , H01L21/336
摘要: 本公开的各实施例涉及半导体器件及其制造方法。形成一种LDMOS,该LDMOS具有形成在半导体衬底的上表面上的n型源极区域和漏极区域、经由栅极介电膜形成在半导体衬底上的栅极电极、以及经由膜厚度大于栅极介电膜的介电膜形成在栅极电极与漏极区域之间的半导体衬底上的场板电极。这里,场板电极具有与形成在场板电极正下方的半导体衬底中的n型半导体区域相比更大的功函数。
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公开(公告)号:CN107799500B
公开(公告)日:2023-08-18
申请号:CN201710668355.1
申请日:2017-08-08
申请人: 瑞萨电子株式会社
IPC分类号: H01L23/522 , H01L23/528 , H01L21/60
摘要: 本发明涉及半导体装置以及制造该半导体装置的方法。层间绝缘膜具有通孔。侧壁导电层沿着一个通孔的侧壁表面布置,并且包含从包括钨、钛、氮化钛、钽和钼的群组中选出的一种或多种。第二金属布线层嵌入在一个通孔中,并且包含铝。插塞层嵌入在另一个通孔中,并且包含从包括钨、钛、氮化钛、钽和钼的群组中选出的一种或多种。
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公开(公告)号:CN116454087A
公开(公告)日:2023-07-18
申请号:CN202211597332.3
申请日:2022-12-12
申请人: 瑞萨电子株式会社
IPC分类号: H01L27/06 , H01L21/8222 , H01L29/06
摘要: 本公开的各种实施例涉及一种半导体器件及其制造方法。确保了半导体器件的可靠性,并且提高了器件的性能。包括区域1A和区域2A的半导体器件包括具有前表面BS1、BS2和背表面SUB的n型半导体衬底TS、形成在区域1A中的半导体衬底上的IGBT和形成在区域2A中的半导体衬底SUB上的二极管。而且区域1A中的半导体衬底SUB的厚度T1小于区域2A中的半导体衬底的厚度T2。
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公开(公告)号:CN115708220A
公开(公告)日:2023-02-21
申请号:CN202211001434.4
申请日:2022-08-19
申请人: 瑞萨电子株式会社
IPC分类号: H01L29/06 , H01L21/336 , H01L29/78 , H01L27/088
摘要: 本公开涉及半导体器件及其制造方法。提供了实现高击穿电压和低导通电阻两者的半导体器件和制造该半导体器件的方法。半导体衬底包括从该半导体衬底的表面向上突出的凸部。n型漂移区域布置在该半导体衬底上,从而在平面图中被定位在栅极电极与n+型漏极区域之间,并且具有比n+型漏极区域的杂质浓度更低的杂质浓度。p型降低表面场区域布置在该凸部中,并且与n型漂移区域形成pn结。
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公开(公告)号:CN115642179A
公开(公告)日:2023-01-24
申请号:CN202210787098.4
申请日:2022-07-04
申请人: 瑞萨电子株式会社
IPC分类号: H01L29/78 , H01L29/06 , H01L29/04 , H01L21/336
摘要: 本公开涉及半导体器件及其制造方法。在半导体衬底的主表面中形成半导体器件的源极区域、漏极区域、掩埋绝缘膜、栅极绝缘膜和栅极电极。掩埋绝缘膜被掩埋在在源极和漏极区域之间形成的第一沟槽中。第一沟槽具有第一侧表面和第一底表面。第一侧表面在从源极区域和漏极区域中的一者延伸到另一者的第一方向上面对源极区域。第一底表面连接到第一侧表面并且沿着半导体衬底的主表面。作为第一沟槽的第一侧表面的半导体衬底的第一表面的晶面是(111)面。作为第一沟槽的第一底表面的半导体衬底的第二表面的晶面是(100)面。
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