半导体装置
    1.
    发明授权

    公开(公告)号:CN108475677B

    公开(公告)日:2022-07-26

    申请号:CN201780007370.X

    申请日:2017-01-16

    摘要: 半导体装置(1)包括形成于半导体层的第一主面的表层部的沟槽栅极构造(6)。在沟槽栅极构造(6)的侧方,在半导体层的第一主面的表层部形成有源区(10)及阱区(11)。阱区(11)相对于源区(10)形成于半导体层的第二主面侧的区域。在阱区(11)中,在沿着沟槽栅极构造(6)的部分形成有沟道。在半导体层中,在沟槽栅极构造(6)及源区(10)之间的区域形成有叠层区域(22)。叠层区域(22)具有形成于半导体层的第一主面的表层部的p型杂质区域(20)及相对于第二导电型杂质区域(20)形成于半导体层的第二主面侧的n型杂质区域(21)。

    半导体装置
    2.
    发明公开
    半导体装置 审中-实审

    公开(公告)号:CN110226234A

    公开(公告)日:2019-09-10

    申请号:CN201880008179.1

    申请日:2018-01-25

    摘要: 本发明提供一种半导体装置,其包含:半导体层,其具有一侧的第一主面和另一侧的第二主面;单位单元,其包含:在所述半导体层的所述第一主面的表层部形成的第一导电型的二极管区域、在所述半导体层的所述第一主面的表层部沿着所述二极管区域的周缘形成的第二导电型的阱区、以及在所述阱区的表层部形成的第一导电型区域;栅极电极层,其隔着栅极绝缘层与所述阱区及所述第一导电型区域对置;以及第一主面电极,其在所述半导体层的所述第一主面上包覆所述二极管区域和所述第一导电型区域,并在与所述二极管区域之间形成肖特基接合,且在与所述第一导电型区域之间形成欧姆接合。

    半导体装置
    4.
    发明公开
    半导体装置 审中-实审

    公开(公告)号:CN117174755A

    公开(公告)日:2023-12-05

    申请号:CN202311158028.3

    申请日:2018-01-25

    摘要: 本发明提供一种半导体装置,其包含:半导体层,其具有一侧的第一主面和另一侧的第二主面;单位单元,其包含:在所述半导体层的所述第一主面的表层部形成的第一导电型的二极管区域、在所述半导体层的所述第一主面的表层部沿着所述二极管区域的周缘形成的第二导电型的阱区、以及在所述阱区的表层部形成的第一导电型区域;栅极电极层,其隔着栅极绝缘层与所述阱区及所述第一导电型区域对置;以及第一主面电极,其在所述半导体层的所述第一主面上包覆所述二极管区域和所述第一导电型区域,并在与所述二极管区域之间形成肖特基接合,且在与所述第一导电型区域之间形成欧姆接合。

    半导体装置
    5.
    发明公开
    半导体装置 审中-实审

    公开(公告)号:CN115117054A

    公开(公告)日:2022-09-27

    申请号:CN202210962489.5

    申请日:2017-01-16

    摘要: 本发明提供一种半导体装置,半导体装置(1)包括形成于半导体层的第一主面的表层部的沟槽栅极构造(6)。在沟槽栅极构造(6)的侧方,在半导体层的第一主面的表层部形成有源区(10)及阱区(11)。阱区(11)相对于源区(10)形成于半导体层的第二主面侧的区域。在阱区(11)中,在沿着沟槽栅极构造(6)的部分形成有沟道。在半导体层中,在沟槽栅极构造(6)及源区(10)之间的区域形成有叠层区域(22)。叠层区域(22)具有形成于半导体层的第一主面的表层部的p型杂质区域(20)及相对于第二导电型杂质区域(20)形成于半导体层的第二主面侧的n型杂质区域(21)。

    半导体装置
    6.
    发明授权

    公开(公告)号:CN110226234B

    公开(公告)日:2023-09-22

    申请号:CN201880008179.1

    申请日:2018-01-25

    摘要: 本发明提供一种半导体装置,其包含:半导体层,其具有一侧的第一主面和另一侧的第二主面;单位单元,其包含:在所述半导体层的所述第一主面的表层部形成的第一导电型的二极管区域、在所述半导体层的所述第一主面的表层部沿着所述二极管区域的周缘形成的第二导电型的阱区、以及在所述阱区的表层部形成的第一导电型区域;栅极电极层,其隔着栅极绝缘层与所述阱区及所述第一导电型区域对置;以及第一主面电极,其在所述半导体层的所述第一主面上包覆所述二极管区域和所述第一导电型区域,并在与所述二极管区域之间形成肖特基接合,且在与所述第一导电型区域之间形成欧姆接合。