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公开(公告)号：CN111383996A
公开(公告)日：2020-07-07
申请号：CN201911192753.6
申请日：2019-11-28
申请人： 英特尔公司
IPC分类号： H01L21/8238 , H01L27/092
摘要： 一种集成电路结构包括衬底和自对准异质材料的堆叠沟道，其中自对准异质材料的堆叠沟道包括在衬底上方的NMOS沟道材料；以及在NMOS沟道材料上方堆叠并与NMOS沟道材料自对准的PMOS沟道材料。异质栅极堆叠与NMOS沟道材料和PMOS沟道材料两者都接触。
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公开(公告)号：CN111415989A
公开(公告)日：2020-07-14
申请号：CN201911227882.4
申请日：2019-12-04
申请人： 英特尔公司
IPC分类号： H01L29/78 , H01L27/092 , H01L29/06 , H01L29/10 , H01L29/423 , H01L21/336
摘要： 描述了具有去填充沟道结构的栅极全环绕式集成电路结构，以及使用自下而上氧化途径制备具有去填充沟道结构的栅极全环绕式集成电路结构的方法。例如，集成电路结构包括衬底上方的纳米线竖直布置。纳米线竖直布置具有在一个或多个氧化纳米线上方的一个或多个有源纳米线。栅极堆叠在纳米线竖直布置之上，并环绕一个或多个氧化纳米线。
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公开(公告)号：CN111108606A
公开(公告)日：2020-05-05
申请号：CN201880063116.6
申请日：2018-01-12
申请人： 英特尔公司
IPC分类号： H01L29/786 , H01L29/06 , H01L29/41
摘要： 公开了薄膜晶体管结构和过程，其包括堆叠纳米线体，以减轻可能在栅极长度缩小到小于100纳米（nm）尺寸时发生的不合期望的短沟道效应，并且降低外部接触电阻。在示例实施例中，所公开的结构采用全环绕栅架构，其中栅极堆叠（包括高k介电体层）包裹在每个堆叠沟道区纳米线（或纳米带）周围以提供改进的静电控制。所得的增加的栅极表面接触面积还提供了改进的传导。附加地，这些薄膜结构可以以纳米线体之间相对小的间隔（例如，1至20 nm）堆叠，以增加集成电路晶体管密度。在一些实施例中，纳米线体可以具有在1至20 nm范围中的厚度以及在5至100 nm范围中的长度。
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公开(公告)号：CN108028281A
公开(公告)日：2018-05-11
申请号：CN201580083393.X
申请日：2015-09-25
申请人： 英特尔公司
IPC分类号： H01L29/78 , H01L21/336 , H01L21/8238
CPC分类号： H01L29/205 , B82Y10/00 , H01L21/823807 , H01L21/8258 , H01L27/0924 , H01L29/0673 , H01L29/42392 , H01L29/66469 , H01L29/775
摘要： 单片FET包括设置在衬底之上的第一半导体材料中的多数载流子沟道。在诸如栅极堆叠或牺牲栅极堆叠之类的掩模覆盖沟道区时，例如至少在沟道区的漏极端部上生长具有相对于沟道材料的带偏移的半导体材料的半导体衬垫以在沟道半导体和第三III‑V半导体材料的漏极区之间引入至少一个带偏移。在一些N型晶体管实施例中，带偏移是至少0.1eV的导带偏移。更宽带隙和导电偏移中的任一个或二者可能有助于降低的栅极感应漏极泄露（GIDL）。源极/漏极区通过半导体衬垫电气耦合至沟道区，该半导体衬垫可以是基本上未掺杂的（即本征的）或掺杂的。在一些实施例中，将半导体衬垫生长集成到栅极最后、源极/漏极再生长finFET制造工艺中。
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公开(公告)号：CN108028272A
公开(公告)日：2018-05-11
申请号：CN201580083357.3
申请日：2015-09-25
申请人： 英特尔公司
IPC分类号： H01L29/778
CPC分类号： H01L29/66795 , H01L21/02381 , H01L21/0243 , H01L21/02455 , H01L21/02494 , H01L21/02538 , H01L21/02639 , H01L27/0924 , H01L29/66462 , H01L29/778 , H01L29/7851
摘要： 可以在设置于硅衬底之上的III‑V半导体材料的有源区中形成诸如晶体管之类的III‑V化合物半导体器件。III‑V半导体材料的反向掺杂的部分提供阻止从衬底到III‑V半导体材料中的硅扩散的扩散屏障，其中它否则可能在III‑V材料中表现为电活性两性污染物。在一些实施例中，在外延生长子鳍结构的基底部分期间，原位引入反向掺杂剂（例如，受主杂质）。在反向掺杂区限于子鳍结构的基底的情况下，反向掺杂剂原子热学扩散到III‑V晶体管的有源区中的风险被缓解。
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公开(公告)号：CN108028272B
公开(公告)日：2022-09-27
申请号：CN201580083357.3
申请日：2015-09-25
申请人： 英特尔公司
IPC分类号： H01L29/778
摘要： 可以在设置于硅衬底之上的III‑V半导体材料的有源区中形成诸如晶体管之类的III‑V化合物半导体器件。III‑V半导体材料的反向掺杂的部分提供阻止从衬底到III‑V半导体材料中的硅扩散的扩散屏障，其中它否则可能在III‑V材料中表现为电活性两性污染物。在一些实施例中，在外延生长子鳍结构的基底部分期间，原位引入反向掺杂剂（例如，受主杂质）。在反向掺杂区限于子鳍结构的基底的情况下，反向掺杂剂原子热学扩散到III‑V晶体管的有源区中的风险被缓解。
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公开(公告)号：CN108028281B
公开(公告)日：2022-04-15
申请号：CN201580083393.X
申请日：2015-09-25
申请人： 英特尔公司
IPC分类号： H01L29/78 , H01L21/336 , H01L21/8238
摘要： 单片FET包括设置在衬底之上的第一半导体材料中的多数载流子沟道。在诸如栅极堆叠或牺牲栅极堆叠之类的掩模覆盖沟道区时，例如至少在沟道区的漏极端部上生长具有相对于沟道材料的带偏移的半导体材料的半导体衬垫以在沟道半导体和第三III‑V半导体材料的漏极区之间引入至少一个带偏移。在一些N型晶体管实施例中，带偏移是至少0.1eV的导带偏移。更宽带隙和导电偏移中的任一个或二者可能有助于降低的栅极感应漏极泄露（GIDL）。源极/漏极区通过半导体衬垫电气耦合至沟道区，该半导体衬垫可以是基本上未掺杂的（即本征的）或掺杂的。在一些实施例中，将半导体衬垫生长集成到栅极最后、源极/漏极再生长finFET制造工艺中。
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公开(公告)号：CN111415981A
公开(公告)日：2020-07-14
申请号：CN201911227012.7
申请日：2019-12-04
申请人： 英特尔公司
IPC分类号： H01L29/10 , H01L29/06 , H01L29/24 , H01L29/423 , H01L29/78 , H01L27/092 , H01L21/8238 , H01L21/44 , H01L21/34 , B82Y40/00
摘要： 描述了具有削减沟道结构的栅极全环绕式集成电路结构和使用多种自下而上氧化途径来制备具有削减沟道结构的栅极全环绕式集成电路结构的方法。例如，集成电路结构包括纳米线竖直布置。纳米线竖直布置的所有纳米线是氧化物纳米线。栅极堆叠在纳米线竖直布置之上、环绕氧化物纳米线中的每个氧化物纳米线。栅极堆叠包括导电栅极电极。
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公开(公告)号：CN111384048A
公开(公告)日：2020-07-07
申请号：CN201911191436.2
申请日：2019-11-28
申请人： 英特尔公司
IPC分类号： H01L27/092 , H01L21/8238
摘要： 本文的实施例描述用于包括在第二晶体管上方所堆叠并且与其自对齐的第一晶体管的半导体装置的技术，其中第一晶体管的阴影与第二晶体管基本上重叠。第一晶体管包括：第一栅电极；第一沟道层，所述第一沟道层包括第一沟道材料，并且所述第一沟道层通过第一栅介电层与第一栅电极分隔；以及第一源电极，所述第一源电极耦合到第一沟道层。第二晶体管包括：第二栅电极；第二沟道层，所述第二沟道层包括第二沟道材料，并且通过第二栅介电层与第二栅电极分隔；以及第二源电极，所述第二源电极耦合到第二沟道层。第二源电极与第一源电极自对齐，并且通过隔离层与第一源电极分隔。可描述和/或要求保护其他实施例。
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公开(公告)号：CN111133584A
公开(公告)日：2020-05-08
申请号：CN201880063110.9
申请日：2018-01-12
申请人： 英特尔公司
IPC分类号： H01L29/417 , H01L29/78 , H01L29/66
摘要： 在本公开的实施例中，器件结构包括鳍结构、鳍结构上的栅极以及鳍结构上的源极和漏极，其中栅极在源极和漏极之间。该器件结构进一步包括：绝缘体层，其具有与源极侧壁相邻的第一绝缘体层部分、与漏极侧壁相邻的第二绝缘体层部分、以及于其间的与栅极侧壁相邻的第三绝缘体层部分；以及与绝缘体层相邻的两个或更多个应力源材料。应力源材料可以是拉伸或压缩应力的，并且可以使栅极之下的沟道应变。
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