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公开(公告)号：CN107636838B
公开(公告)日：2022-01-14
申请号：CN201580080418.0
申请日：2015-06-27
申请人： 英特尔公司
IPC分类号： H01L29/78 , H01L21/8258 , H01L27/092
摘要： 单片的鳍式FET包含设置在第二Ⅲ‑Ⅴ化合物半导体上的第一Ⅲ‑Ⅴ化合物半导体材料中的多数载流子沟道。在诸如牺牲栅极叠层的掩模正覆盖沟道区域时，两性掺杂物的源被沉淀在暴露的鳍侧壁之上并被扩散到第一Ⅲ‑Ⅴ化合物半导体材料中。两性掺杂物作为第一Ⅲ‑Ⅴ材料内的供体和第二Ⅲ‑Ⅴ材料内的受体来优先活化，给晶体管尖端掺杂提供第一和第二Ⅲ‑Ⅴ材料之间的p‑n结。横向隔离物被沉淀以覆盖鳍的尖端部分。未由掩模或隔离物所覆盖的鳍的区域中的源极/漏极区域通过尖端区域来电耦合到沟道。沟道掩模采用栅极叠层来替换。
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公开(公告)号：CN107636837B
公开(公告)日：2021-11-30
申请号：CN201580080351.0
申请日：2015-06-26
申请人： 英特尔公司
IPC分类号： H01L29/78 , H01L21/336 , H01L29/06
摘要： 包括从衬底上方的副鳍结构延伸的升高的鳍结构的结晶异质结构。例如III‑V晶体管等装置可以在凸起的鳍结构上形成，而硅基装置(例如，晶体管)可以在硅衬底的其他区域中形成。定位到鳍结构的晶体管沟道区域的副鳍隔离材料可以减少通过副鳍的源极至漏极泄漏，改善鳍结构的源极端部和漏极端部之间的电隔离。在异质外延形成鳍结构之后，可以横向刻蚀副鳍的部分以底切鳍。底切用副鳍隔离材料回填。栅极叠层在鳍上形成。副鳍隔离材料的形成可以集成到自对准栅极叠层置换工艺中。
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公开(公告)号：CN111492478A
公开(公告)日：2020-08-04
申请号：CN201880083454.6
申请日：2018-03-28
申请人： 英特尔公司
发明人： G.德维 , R.皮拉里塞蒂 , A.D.利拉克 , W.拉赫马迪 , R.梅汉德鲁 , 全箕玟 , A.范 , H.J.俞 , P.莫罗 , 黄政颖 , M.V.梅茨 , J.T.卡瓦利罗斯
IPC分类号： H01L27/092 , H01L21/8238 , H01L29/78 , H01L29/66
摘要： 一种集成电路结构包括下部器件层，所述下部器件层包括第一结构，所述第一结构包括多个PMOS晶体管。在下部器件层上形成上部器件层，其中上部器件层包括第二结构，所述第二结构包括具有III-V族材料源极/漏极区的多个NMOS晶体管。
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公开(公告)号：CN102656695A
公开(公告)日：2012-09-05
申请号：CN201080051286.6
申请日：2010-10-19
申请人： 英特尔公司
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/66666 , H01L29/2003 , H01L29/4236 , H01L29/66431 , H01L29/66462 , H01L29/7783
摘要： 描述基于量子阱的半导体器件以及形成基于量子阱的半导体器件的方法。一种方法包括提供布置在衬底之上并且包括量子阱沟道区的异质结构。该方法还包括在量子阱沟道区之上形成源和漏材料区。该方法还包括在源和漏材料区中形成沟槽，以便提供与漏区分离的源区。该方法还包括：在沟槽中在源区和漏区之间形成栅介电层；以及在沟槽中在栅介电层之上形成栅电极。
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公开(公告)号：CN109314137A
公开(公告)日：2019-02-05
申请号：CN201680086334.2
申请日：2016-07-02
申请人： 英特尔公司
IPC分类号： H01L29/78 , H01L29/423
CPC分类号： H01L29/785 , H01L29/0673 , H01L29/41791 , H01L29/66469 , H01L29/66795 , H01L29/775
摘要： 实施例大体上针对带有释放的源极和漏极的半导体装置。方法的实施例包括：蚀刻半导体装置的缓冲层，以在装置的沟道层的栅极沟道部分的底下形成栅极沟槽；用氧化物材料填充栅极沟槽，以形成氧化物隔离层；在装置的源极和漏极区的层间介电（ILD）层中蚀刻一个或多个源极/漏极接触件沟槽；在一个或多个源极/漏极接触件沟槽内蚀刻氧化物隔离层，以在源极和漏极区中的源极/漏极沟道的底下形成一个或多个腔，其中，每个接触件沟槽的蚀刻将使源极/漏极沟道的所有侧面都暴露；以及使接触件金属沉积于一个或多个接触件沟槽中，包括使接触件金属沉积于源极/漏极沟道底下的腔中。
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公开(公告)号：CN107667430A
公开(公告)日：2018-02-06
申请号：CN201580080339.X
申请日：2015-06-26
申请人： 英特尔公司
IPC分类号： H01L27/092 , H01L21/8258 , H01L21/336 , H01L21/8238
CPC分类号： H01L27/0924 , H01L21/823807 , H01L21/823814 , H01L21/823821 , H01L21/82385 , H01L21/8258 , H01L29/0847 , H01L29/1037 , H01L29/205 , H01L29/42376 , H01L29/66522 , H01L29/66545 , H01L29/66795 , H01L29/7851
摘要： 单片FET包含设置在衬底之上的第一高载流子迁移率半导体材料中的多数载流子沟道。虽然掩膜（例如栅极叠层或牺牲的栅极叠层）正覆盖横向沟道区域，但高载流子迁移率半导体材料的隔离物被过度生长，例如环绕电介质横向隔离物以增大晶体管源极与漏极之间的有效间隔，而没有晶体管占用空间中的伴随增大。源极/漏极区域通过高迁移率半导体隔离物电耦合到横向沟道区域，所述横向沟道区域可基本上不掺杂（即本征）。例如，采用增大的对于给定横向栅极尺寸的有效沟道长度，对于给定断开状态泄露的晶体管占用空间可被减小，或者对于给定晶体管占用空间的断开状态源极/漏极泄露可被减小。
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公开(公告)号：CN107636809B
公开(公告)日：2023-01-13
申请号：CN201580080415.7
申请日：2015-06-27
申请人： 英特尔公司(US)
发明人： V.H.勒 , G.德维 , B.朱-龚 , A.阿格拉沃尔 , M.V.梅茨 , W.拉克马迪 , M.C.弗伦奇 , J.T.卡瓦利罗斯 , R.里奥斯 , S.金 , S.H.宋 , S.K.加德纳 , J.M.鲍维斯 , S.R.塔夫特
IPC分类号： H01L21/331 , H01L29/06 , H01L29/739
摘要： 一种方法包括在衬底上的结区之间形成器件的非平面导电沟道，衬底包括沟道下方的阻挡材料，所述阻挡材料包括用以抑制载流子泄漏的性质；以及在沟道上形成栅极堆叠，所述栅极堆叠包括电介质材料和栅极电极。一种方法包括在半导体衬底上形成缓冲材料，缓冲材料包括包含与衬底不同的晶格结构的半导体材料；在缓冲材料上形成阻挡材料，所述阻挡材料包括用以抑制载流子泄漏的性质；以及在衬底上形成晶体管器件。一种装置包括衬底上的非平面多栅极器件，其包括晶体管器件，所述晶体管器件包括设置在衬底上的沟道，所述衬底包括沟道下方的阻挡材料，所述阻挡材料包括用以抑制载流子泄漏的性质。
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公开(公告)号：CN108028272B
公开(公告)日：2022-09-27
申请号：CN201580083357.3
申请日：2015-09-25
申请人： 英特尔公司
IPC分类号： H01L29/778
摘要： 可以在设置于硅衬底之上的III‑V半导体材料的有源区中形成诸如晶体管之类的III‑V化合物半导体器件。III‑V半导体材料的反向掺杂的部分提供阻止从衬底到III‑V半导体材料中的硅扩散的扩散屏障，其中它否则可能在III‑V材料中表现为电活性两性污染物。在一些实施例中，在外延生长子鳍结构的基底部分期间，原位引入反向掺杂剂（例如，受主杂质）。在反向掺杂区限于子鳍结构的基底的情况下，反向掺杂剂原子热学扩散到III‑V晶体管的有源区中的风险被缓解。
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公开(公告)号：CN109478566B
公开(公告)日：2022-09-02
申请号：CN201680085822.1
申请日：2016-06-17
申请人： 英特尔公司
IPC分类号： H01L29/78 , H01L29/423
摘要： 单片FET包括设置在第二组成的副鳍上的第一半导体组成的鳍。在一些示例中，InGaAs鳍在GaAs副鳍之上生长。副鳍可从隔离电介质中限定的沟槽内设置的籽晶表面来外延生长。副鳍可与隔离电介质平面化。鳍然后可从副鳍的平面化表面来外延生长。栅极叠层可设置在鳍之上，其中栅极叠层接触隔离电介质的平面化表面，以便与鳍和副鳍之间的接触面自对齐。可描述和/或要求保护其他实施例。
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公开(公告)号：CN107667430B
公开(公告)日：2022-07-22
申请号：CN201580080339.X
申请日：2015-06-26
申请人： 英特尔公司
IPC分类号： H01L27/092 , H01L21/8258 , H01L21/336 , H01L21/8238
摘要： 单片FET包含设置在衬底之上的第一高载流子迁移率半导体材料中的多数载流子沟道。虽然掩膜（例如栅极叠层或牺牲的栅极叠层）正覆盖横向沟道区域，但高载流子迁移率半导体材料的隔离物被过度生长，例如环绕电介质横向隔离物以增大晶体管源极与漏极之间的有效间隔，而没有晶体管占用空间中的伴随增大。源极/漏极区域通过高迁移率半导体隔离物电耦合到横向沟道区域，所述横向沟道区域可基本上不掺杂（即本征）。例如，采用增大的对于给定横向栅极尺寸的有效沟道长度，对于给定断开状态泄露的晶体管占用空间可被减小，或者对于给定晶体管占用空间的断开状态源极/漏极泄露可被减小。
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