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公开(公告)号：CN108028241B
公开(公告)日：2022-11-04
申请号：CN201580083354.X
申请日：2015-09-25
Applicant: 英特尔公司
IPC: H01L23/48
Abstract: 一种设备，包括电路结构，其包括装置层；以及接触部，其耦合到供应线并布线通过所述装置层，并且在第一侧上耦合到至少一个装置。一种方法，包括：将供应从封装衬底提供到电路结构的装置层中的至少一个晶体管；以及使用装置层的下侧上的供应线将供应分配到所述至少一个晶体管，并且通过将接触部从供应线布线通过装置层来接触装置侧上的所述至少一个晶体管。一种系统，包括封装衬底和管芯，所述管芯包括部署在装置层的下侧上并布线通过装置层并且耦合到装置侧上的多个晶体管装置中的至少一个的至少一个供应线。
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公开(公告)号：CN107646143B
公开(公告)日：2022-04-12
申请号：CN201580080596.3
申请日：2015-06-02
Applicant: 英特尔公司
Abstract: 一种微电子存储器具有形成在衬底的背侧上的金属化层，其中背侧上的金属化层可被用于源线和字线的形成。这种配置可允许位单元面积的减小、更高的存储器阵列密度以及更低的源线和字线电阻。另外，这种配置还可提供灵活性以独立地优化逻辑和存储器电路的互连性能。
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公开(公告)号：CN108475723A
公开(公告)日：2018-08-31
申请号：CN201680075646.3
申请日：2016-12-23
Applicant: 英特尔公司
CPC classification number: H03K19/0002 , H03K19/18 , H03K19/20
Abstract: 所描述的是一种设备，其包括：4状态输入磁体；邻近于所述4状态输入磁体的第一自旋通道区；4状态输出磁体；邻近于4状态输入磁体和4状态输出磁体的第二自旋通道区；以及邻近于所述4状态输出磁体的第三自旋通道区。所描述的是一种设备，其包括：4状态输入磁体；邻近于所述4状态输入磁体的第一滤波器层；邻近于所述第一滤波器层的第一自旋通道区；4状态输出磁体；邻近于所述4状态输出磁体的第二滤波器层；邻近于第一滤波器层和第二滤波器层的第二自旋通道区；以及邻近于所述第二滤波器层的第三自旋通道区。
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公开(公告)号：CN111492478A
公开(公告)日：2020-08-04
申请号：CN201880083454.6
申请日：2018-03-28
Applicant: 英特尔公司
Inventor： G.德维 , R.皮拉里塞蒂 , A.D.利拉克 , W.拉赫马迪 , R.梅汉德鲁 , 全箕玟 , A.范 , H.J.俞 , P.莫罗 , 黄政颖 , M.V.梅茨 , J.T.卡瓦利罗斯
IPC: H01L27/092 , H01L21/8238 , H01L29/78 , H01L29/66
Abstract: 一种集成电路结构包括下部器件层，所述下部器件层包括第一结构，所述第一结构包括多个PMOS晶体管。在下部器件层上形成上部器件层，其中上部器件层包括第二结构，所述第二结构包括具有III-V族材料源极/漏极区的多个NMOS晶体管。
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公开(公告)号：CN111383996A
公开(公告)日：2020-07-07
申请号：CN201911192753.6
申请日：2019-11-28
Applicant: 英特尔公司
IPC: H01L21/8238 , H01L27/092
Abstract: 一种集成电路结构包括衬底和自对准异质材料的堆叠沟道，其中自对准异质材料的堆叠沟道包括在衬底上方的NMOS沟道材料；以及在NMOS沟道材料上方堆叠并与NMOS沟道材料自对准的PMOS沟道材料。异质栅极堆叠与NMOS沟道材料和PMOS沟道材料两者都接触。
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Patent Agency Ranking
公开(公告)号：CN109411408A
公开(公告)日：2019-03-01
申请号：CN201810715896.X
申请日：2013-06-25
Applicant: 英特尔公司
IPC: H01L21/768 , H01L21/822 , H01L21/8234 , H01L21/84 , H01L27/06 , H01L27/088 , H01L27/11 , H01L27/12
Abstract: 单片3D IC采用与3D IC中的至少一个晶体管层上的至少一个晶体管的至少一个结构紧密集成的一个或多个局部层间互连。在某些实施例中，局部层间互连与至少一个晶体管的栅电极或源/漏区相交，并且通过设置在所述3D IC中的第一与第二晶体管层之间的至少一个层间介电阶层延伸。局部层间互连可有利地进行不同层的3D IC中的晶体管之间的直接垂直连接，而无需围绕互连的上面或者下面晶体管层的占用面积(即，横向或平面面积)横向布线。
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公开(公告)号：CN108028280A
公开(公告)日：2018-05-11
申请号：CN201580083367.7
申请日：2015-09-25
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/78 , H01L23/145 , H01L23/147 , H01L23/15 , H01L23/3107 , H01L23/49827 , H01L24/00 , H01L24/05 , H01L29/41791 , H01L2224/0237 , H01L2224/04105 , H01L2224/0603 , H01L2224/16227
Abstract: 一种设备包含：电路结构，其包含第一侧和相反的第二侧，第一侧包含具有多个器件的器件层；耦合到第一侧上的多个器件中的一个的导电接触部；以及部署在该结构的第二侧上并耦合到传导接触部的导电互连。一种方法包含：形成包含位于源极和漏极之间的沟道与位于沟道上限定器件的第一侧的栅极电极的晶体管器件；从第一侧形成到源极和漏极中的一个的导电接触部；以及在器件的第二侧上形成互连，其中互连耦合到接触部。
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公开(公告)号：CN108028280B
公开(公告)日：2023-04-04
申请号：CN201580083367.7
申请日：2015-09-25
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
Abstract: 一种设备包含：电路结构，其包含第一侧和相反的第二侧，第一侧包含具有多个器件的器件层；耦合到第一侧上的多个器件中的一个的导电接触部；以及部署在该结构的第二侧上并耦合到传导接触部的导电互连。一种方法包含：形成包含位于源极和漏极之间的沟道与位于沟道上限定器件的第一侧的栅极电极的晶体管器件；从第一侧形成到源极和漏极中的一个的导电接触部；以及在器件的第二侧上形成互连，其中互连耦合到接触部。
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公开(公告)号：CN108028278B
公开(公告)日：2021-07-20
申请号：CN201580083358.8
申请日：2015-09-25
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
Abstract: 本发明的实施例包含具有应变沟道的非平面晶体管以及形成这样的晶体管的方法。在实施例中，非平面晶体管可以包含半导体衬底。根据实施例，第一源极/漏极（S/D）区域和第二S/D区域可以形成在半导体衬底之上并且通过沟道区域彼此分离。栅极堆叠可以形成在沟道区域之上。为了增加在沟道区域中可以诱导的应变的量，实施例可以包含在半导体衬底中形成从沟道区域下面去除半导体衬底的至少一部分的应变增强开口。
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公开(公告)号：CN105264655B
公开(公告)日：2018-08-03
申请号：CN201380076883.8
申请日：2013-06-25
Applicant: 英特尔公司
IPC: H01L21/768 , H01L27/105 , H01L21/28
CPC classification number: H01L27/0688 , H01L21/76895 , H01L21/76897 , H01L21/8221 , H01L21/823431 , H01L21/845 , H01L23/5386 , H01L27/0886 , H01L27/1104 , H01L27/1116 , H01L27/1211 , H01L29/785 , H01L2924/0002 , H01L2924/00
Abstract: 单片3D IC采用与3D IC中的至少个晶体管层上的至少个晶体管的至少个结构紧密集成的个或多个局部层间互连。在某些实施例中,局部层间互连与至少个晶体管的栅电极或源/漏区相交,并且通过设置在所述3D IC中的第与第二晶体管层之间的至少个层间介电阶层延伸。局部层间互连可有利地进行不同层的3D IC中的晶体管之间的直接垂直连接,而无需围绕互连的上面或者下面晶体管层的占用面积(即,横向或平面面积)横向布线。
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