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公开(公告)号：CN106126762A
公开(公告)日：2016-11-16
申请号：CN201510395672.1
申请日：2015-05-07
申请人： 飞思卡尔半导体公司
IPC分类号： G06F17/50
CPC分类号： H03K19/0013 , H03K3/012 , H03K3/356156 , H03K19/20
摘要： 本公开涉及基于知晓封装状态的泄漏功耗减少。多模块集成电路(IC)可以被配置在具有被使能或被禁止的不同模块的不同类型的封装中。可被禁止的模块具有被驱动电路，先验地知道被驱动电路具有低功耗输入向量，其将被驱动电路设置为低泄漏功耗状态。该模块还具有驱动电路，该驱动电路具有一个或多个知晓封装单元。该IC具有知晓封装控制器，其产生用于知晓封装单元的控制信号以确保来自知晓封装单元的输出被强制为特定值(即，逻辑-0或逻辑-1)，使得当IC被组装到在其中模块被禁止的封装中时，低功耗输入向量被施加到被驱动电路。用这种方式，对于在其中某些模块被禁止的封装类型，降低了模块泄漏功耗。
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公开(公告)号：CN107300948A
公开(公告)日：2017-10-27
申请号：CN201610230326.2
申请日：2016-04-14
申请人： 飞思卡尔半导体公司
CPC分类号： H03K19/0016 , G06F1/06 , G06F1/32 , G06F1/3237 , G06F17/5072 , G06F2217/62 , G06F2217/78 , H03K19/21 , Y02D10/128 , G06F1/10 , G06F17/5045
摘要： 本发明涉及具有多位时钟门控单元的集成电路。一种多位时钟门控单元在集成电路(IC)中被用来代替一位时钟门控单元以降低功耗。一种物理设计方法被用来形成该集成电路的时钟树。门控时钟单元的初始位置以各自的初始时钟输入路径来限定。所选的时钟门控单元被移动到它们可以邻接的修改后位置。邻接的单元通过替换为具有多个门控信号输入、相应的受门控时钟输出及共同的时钟输入路径的多位时钟门控单元来合并。与相应的时钟门控单元在移动和合并之前的时钟路径的总电容相比，时钟路径的上游电容及所产生的多位时钟门控单元自身的电容的总电容可获得净降低。
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公开(公告)号：CN103973267A
公开(公告)日：2014-08-06
申请号：CN201310118959.0
申请日：2013-01-25
申请人： 飞思卡尔半导体公司
IPC分类号： H03K3/012
CPC分类号： H03K19/0016
摘要： 本发明涉及具有电源模式控制缓冲器的电子器件。电子器件具有电源控制模块，其用于使所选的功能块在低电压工作模式中运行，而保持其它功能块被连续地供应电力。电源模式控制分配网络包括在分配树中的串联连接的缓冲器的链，该分配树用于将在公用输入端处接收电源模式控制信号分配至连接到各个功能块的各个输出端。在低电源工作模式中，电源控制模块使连续供应的电路供应给链的输出端处的输出缓冲器，而使供应至其它缓冲器的电力降低或切断。输出缓冲器包括反馈路径，其用于使在低电源工作模式之前输出缓冲器的状态在低电源工作模式期间锁存。
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公开(公告)号：CN104517963A
公开(公告)日：2015-04-15
申请号：CN201310450260.4
申请日：2013-09-27
申请人： 飞思卡尔半导体公司
IPC分类号： H01L27/092 , H01L27/04
CPC分类号： H03K3/012 , G06F17/50 , H01L27/0207 , H01L27/0233 , H03K3/356 , H03K19/0008
摘要： 一种状态保持电源选通单元，包括以两行或更多行布置的逻辑单元。所述逻辑单元具有有源层，所述有源层至少包括分别设置在第一和第二行中的第一阱和第二阱。在正常操作模式中，第一阱被以第一偏置电压供电，第二阱被以第二偏置电压供电，第一电源线被以VDDC供电，而第二电源线被以VDD供电。在待机模式中，第一阱优选被掉电，第二阱被以第二偏置电压供电，第一电源线被以VDDC供电，而第二电源线被掉电。
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