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公开(公告)号：CN107527907B
公开(公告)日：2024-04-09
申请号：CN201710775435.7
申请日：2017-08-31
申请人： 北京燕东微电子有限公司
IPC分类号： H01L27/02 , H01L29/861 , H01L21/329
摘要： 本发明公开了一种瞬态电压抑制器及其制造方法，该瞬态电压抑制器包括半导体衬底；位于所述半导体衬底第一表面上的第一外延层；位于外延层中的埋层；位于第一外延层上的第二外延层；分别从第二外延层表面延伸至埋层中和第二外延层中的第一隔离区和第二隔离区，第一隔离区和第二隔离区分别用于在第二外延层中形成第一有源区和第二有源区；以及分别位于第一有源区和第二有源区中从外延层表面延伸至第二外延层中的第一掺杂区和第二掺杂区，其中，第一掺杂区和第二掺杂区之间电性连接，衬底和外延层掺杂类型相同。该瞬态电压抑制器将占据面积较大的功率器件制作在芯片内部，提高了芯片面积利用率和集成度，进一步压缩了芯片尺寸，降低了封装成本。
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公开(公告)号：CN106158851B
公开(公告)日：2022-11-11
申请号：CN201610797085.X
申请日：2016-08-31
申请人： 北京燕东微电子有限公司
IPC分类号： H01L27/02 , H01L27/08 , H01L21/822
摘要： 本发明涉及一种双向超低电容TVS及其制作方法。该TVS包括：第一导电类型的半导体衬底；第二导电类型的第一外延层；第一导电类型的第三外延层；在第一外延层和第三外延层之间形成的第二导电类型的第一埋层；在第三外延层中与第一埋层相对形成的第二导电类型的第一掺杂区；在第三外延层中形成的第一导电类型的第二掺杂区，其中第二掺杂区与第一埋层不相对；第一沟槽，其中第一沟槽自第三外延层表面延伸至半导体衬底内；第二沟槽，其中第二沟槽自第三外延层表面延伸穿过第三外延层；第一绝缘介质，填充在第一沟槽和第二沟槽中；第三沟槽，第三沟槽自第三外延层表面延伸穿过第一埋层至第一外延层内；有源区，其由在第三沟槽中填充的原位多晶硅并退火形成。
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公开(公告)号：CN110246764A
公开(公告)日：2019-09-17
申请号：CN201910338025.5
申请日：2019-04-25
申请人： 北京燕东微电子有限公司
发明人： 戴建业
IPC分类号： H01L21/48 , H01L21/56 , H01L23/31 , H01L23/367
摘要： 本发明公开一种芯片封装工艺，包括以下步骤：将芯片倒装在基板上；对倒装有所述芯片的基板进行第一次烘烤；对经过所述第一次烘烤后的倒装有所述芯片的基板进行清洗；对经过所述清洗后的倒装有所述芯片的基板进行底部填充；对经过所述底部填充后的倒装有所述芯片的基板进行第二次烘烤；对经过第二次烘烤后的所述芯片背离所述基板的一侧表面上开设多个凹槽；对经过开槽后的所述芯片背离所述基板的一侧表面上进行涂胶；将盖板贴附到经过涂胶后的所述芯片背离所述基板的一侧表面上；对贴附有盖板的倒装有所述芯片的基板进行第三次烘烤。本发明能够提高芯片的散热效率。
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公开(公告)号：CN104900645B
公开(公告)日：2019-01-11
申请号：CN201510282708.5
申请日：2015-05-28
申请人： 北京燕东微电子有限公司 , 北京时代华诺科技有限公司
IPC分类号： H01L27/02 , H01L27/082 , H01L29/74 , H01L29/08 , H01L29/10 , H01L21/8222 , H01L21/332
摘要： 本发明公开一种电压浪涌保护器件及其制造方法，包括：第一导电类型的衬底；第二导电类型的第一基区，从衬底的第一表面延伸进入衬底中；与第一基区相对的第二导电类型的第二基区，从衬底的与第一表面相对的第二表面延伸进入衬底中；多个第一导电类型的第一发射区，从衬底的第一表面延伸进入第一基区中；多个第一导电类型的第二发射区，从衬底的第二表面延伸进入第二基区中，与第一发射区错开，其中第一导电类型与第二导电类型互补。本发明的电压浪涌保护器件能够提供正反向浪涌保护能力，并且在一些优选实施例中，本发明的电压浪涌保护器件的正、反向浪涌保护能力均衡，泄流速度快，体积小。
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公开(公告)号：CN109148274A
公开(公告)日：2019-01-04
申请号：CN201810979262.5
申请日：2018-08-27
申请人： 北京燕东微电子有限公司
IPC分类号： H01L21/04
CPC分类号： H01L21/046 , H01L21/047
摘要： 本发明公开一种用于SiC器件的离子注入方法。方法包括：在常温下以预定角度的掠射角进行离子注入，该方法还包括：在SiC材料表面形成用于离子注入的缓冲层；对缓冲层进行光刻形成离子注入的图案化层；以及利用图案化层进行离子注入。
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公开(公告)号：CN108198810A
公开(公告)日：2018-06-22
申请号：CN201711423175.3
申请日：2017-12-25
申请人： 北京燕东微电子有限公司
IPC分类号： H01L27/02
摘要： 本发明公开了瞬态电压抑制器及其制造方法，瞬态电压抑制器包括：第一掺杂类型的半导体衬底；第一掺杂类型的第一外延层；第一掺杂类型的第二外延层，设置于半导体衬底的第一表面之上以覆盖第一外延层；多个第一掺杂区，形成于半导体衬底内；多个第二掺杂区，各个第二掺杂区形成于第二外延层内或穿过第二外延层与对应的第一掺杂区相连，多个第一掺杂区、多个第二掺杂区、半导体衬底以及第二外延层用于形成双向抑制电路，双向抑制电路包括第一整流二极管、第二整流二极管、第一瞬态抑制二极管和第二瞬态抑制二极管。本发明提供的瞬态电压抑制器具有双向瞬态电压抑制功能，电容低、体积小、制成简单，且能够从正反两面分别引出电极。
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公开(公告)号：CN108063087A
公开(公告)日：2018-05-22
申请号：CN201711220783.4
申请日：2017-11-29
申请人： 北京燕东微电子有限公司
IPC分类号： H01L21/027 , H01L21/033
摘要： 一种角度可控的SiC衬底缓坡刻蚀方法，其特征在于，步骤包括：在SiC衬底上形成抗刻蚀掩模层；在抗刻蚀掩模层上形成形貌控制掩模层；腐蚀形貌控制掩模层，包括：在形貌控制掩模层上涂覆第一光刻胶层，对第一光刻胶层进行光刻，形成形貌控制掩模层的腐蚀窗口，利用腐蚀窗口对形貌控制掩模层进行腐蚀，以及在形貌控制掩模层上涂覆第二光刻胶层，对第二光刻胶层进行光刻，在形貌控制掩模层上形成刻蚀窗口，利用刻蚀窗口对形貌控制掩模层进行侧蚀，在光刻胶层与抗刻蚀掩模层之间形成刻蚀间隙；腐蚀抗刻蚀掩模层，在抗刻蚀掩模层上形成缓坡角度；以及刻蚀衬底，形成具有缓坡角度的衬底。
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公开(公告)号：CN107968126A
公开(公告)日：2018-04-27
申请号：CN201711176823.X
申请日：2017-11-22
申请人： 北京燕东微电子有限公司
IPC分类号： H01L29/872 , H01L23/29 , H01L21/329
CPC分类号： H01L29/872 , H01L23/291 , H01L29/66143
摘要： 一种SiC肖特基二极管，其特征在于，包括：第一导电类型的SiC衬底；第一导电类型的SiC外延层，设置在衬底的第一表面上，其中，外延层的掺杂浓度小于衬底的掺杂浓度；第一斜坡介质层，设置在外延层的远离衬底的表面上，并在中间形成有开口，第一斜坡介质层具有斜坡结构；第二斜坡介质层，设置在第一斜坡介质层上，并具有斜坡结构；第一电极层，设置在衬底的第二表面上；以及第二电极层，包括覆盖开口的肖特基接触区以及延伸到第一斜坡介质层和第二斜坡介质层的金属场板结构。本发明还公开了一种SiC肖特基二极管的制备方法。
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公开(公告)号：CN107301998A
公开(公告)日：2017-10-27
申请号：CN201710602270.3
申请日：2017-07-21
申请人： 北京燕东微电子有限公司
IPC分类号： H01L27/02 , H01L29/866 , H01L21/329
CPC分类号： H01L27/0255 , H01L29/66106 , H01L29/866
摘要： 本发明公开了一种瞬态电压抑制器及其制造方法，该瞬态电压抑制器包括第一掺杂类型的半导体衬底；第二掺杂类型的埋层；位于所述半导体衬底上的第二掺杂类型的外延层；位于所述外延层中的第一掺杂类型的第一掺杂区；以及从所述第一掺杂区纵向穿过所述外延层延伸至所述埋层中的第二掺杂类型的第二掺杂区，其中，所述第一掺杂区的横截面积不小于所述第二掺杂区的横截面积，且二者的界面位于所述第一掺杂区的下表面。由于用内部击穿取代了表面击穿，且采用了重掺杂半导体衬底和轻掺杂反型外延层，本发明实施例提供的瞬态电压抑制器具有更好的可靠性和可拓展性。
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公开(公告)号：CN106992117A
公开(公告)日：2017-07-28
申请号：CN201710201254.3
申请日：2017-03-30
申请人： 北京燕东微电子有限公司
IPC分类号： H01L21/04 , H01L29/872
CPC分类号： H01L21/0445 , H01L21/0465 , H01L29/6606 , H01L29/872
摘要： 本发明公开一种SiC结势垒肖特基二极管的制作方法，包括：在N+‑SiC衬底上形成N‑‑SiC外延层；在N‑‑SiC外延层形成光刻胶；利用具有完全透光区、部分透光区和不透光区的掩膜版对光刻胶图案化，形成与完全透光区对应的第一区域，与部分透光区对应的第二区域以及与不透光区对应的第三区域；利用Al离子注入，在与第一区域对应的外延层中形成P+结势垒结构，在与第二区域对应的外延层中形成P‑结终端扩展结构。本发明采用一次Al离子注入可以同时形成P+的结势垒结构和P‑的结终端扩展结构，避免了多次Al离子注入，简化了器件制备工艺，在提高器件击穿电压的同时降低了工艺难度和工艺成本。
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