改善用于低功率应用的LDPC解码器中的功耗

    公开(公告)号:CN102045071B

    公开(公告)日:2015-11-25

    申请号:CN201010506571.4

    申请日:2010-10-12

    Abstract: 本发明公开了一种改善用于低功率应用的LDPC解码器中的功耗的方法和设备。具体地,公开了一种使用设备以内的解码器对矢量进行解码的方法。本公开内容主要地涉及低功率数据解码,并且更具体地涉及用于利用低功率密度奇偶校验(LDPC)编码器编码的数据的低功率迭代解码器。公开如下系统和方法,其中可以在LDPC解码器中对LDPC代码进行解码的过程期间,在首次迭代或者首次迭代的部分中进行低功率校正子校验。也公开如下系统和方法,其中可以在LDPC解码器中实施对发送或者接收的消息的精确度的控制和/或对这些消息的缩放的改变。这里描述的低功率技术可以减少功耗,而不明显降低利用LDPC代码的应用或者利用低功率LDPC解码器的设备的性能。

    与用于编码的数据的纠错相关联的技术

    公开(公告)号:CN104583964A

    公开(公告)日:2015-04-29

    申请号:CN201380045212.5

    申请日:2013-06-27

    Inventor: Z.S.郭

    Abstract: 公开了示例,所述示例针对于用于编码的数据的纠错相关联的技术。在某些示例中,可接收用于纠错码(ECC)编码的数据的ECC信息,其指示ECC编码的数据包括一个或多个错误。可进行关于ECC编码的数据是否包括单个错误或超过一个错误的确定。如果ECC编码的数据包括单个错误,则识别该错误的错误位置。如果ECC编码的数据包括超过一个错误,则可针对超过一个错误识别单独的错误位置。可纠正所述单个错误或超过一个错误,并且然后可将ECC编码的数据解码。描述了其他示例并要求保护。

    一种级联码的译码方法及装置

    公开(公告)号:CN102130695B

    公开(公告)日:2013-06-12

    申请号:CN201010003431.5

    申请日:2010-01-15

    Abstract: 本发明公开了一种级联码的译码方法及装置,用于低密度奇偶校验码(LDPC)和里德-索洛蒙(RS)码组成的级联码的译码,所述方法包括:对比特解交织后的数据流进行LDPC软判决迭代译码,并利用校验矩阵对译码后的LDPC码字进行校验判决;对译码后的LDPC码字的信息位进行解字节交织,并将LDPC码字的校验信息转换成RS码字的删余信息;根据所述RS码字的删余信息选择译码模式,进行RS译码。采用本发明方案,可以在不增加计算复杂度的情况下提高RS译码的性能,从而使CMMB终端接收性能较之传统方法有很大提高。

    解码装置及解码方法
    5.
    发明公开

    公开(公告)号:CN103125075A

    公开(公告)日:2013-05-29

    申请号:CN201180047307.1

    申请日:2011-09-20

    Abstract: 帧数据存储部(40)经由通信路径输入被LDPC编码的数据。推断部(48)基于所输入的数据,推断通信路径的状况。选择部(54)根据所推断的通信路径的状况,选择预先规定的多个归一化常数中的一个,并且所述归一化常数为在通过min-sum算法进行的校验节点处理中基于事前值比更新外部值比时应使用的归一化常数。min-sum处理部(46)使用所选择的归一化常数,对所输入的数据执行min-sum算法。

    错误更正电路及其方法
    6.
    发明授权

    公开(公告)号:CN101572125B

    公开(公告)日:2013-02-27

    申请号:CN200810096068.9

    申请日:2008-04-30

    Inventor: 邱彦龙

    Abstract: 本发明提供一种错误更正电路及其方法,适用于在一储存媒体上存取一数据。该方法的步骤如下:首先,将部分的数据以及全部的数据编码,以针对部分的数据内容来产生一部分查核码,且针对全部的数据内容产生一全部查核码;之后,使用部分查核码对相对应的部分的数据以及部分查核码进行解码,进而从解码结果修正部分的数据以及部分查核码的错误位;随后再使用全部查核码对数据以及全部查核码进行解码,进而修正数据以及全部查核码的错误位;最后将已更错的数据输出。每个所产生的查核码皆对所对应的数据内容有相同的更错能力,藉此在不增加硬件或软件的复杂度的前提下,达到倍数地提高错误更正能力的目的。

    降低误纠概率的纠错电路和方法和包括该电路的存储设备

    公开(公告)号:CN101211667A

    公开(公告)日:2008-07-02

    申请号:CN200710196257.9

    申请日:2007-11-30

    Inventor: 任容兑

    Abstract: 本发明提供了降低误纠概率的纠错电路和方法以及包括该电路的半导体存储设备。该纠错电路包括错误校验和纠正(ECC)编码器和ECC解码器。ECC编码器根据信息数据和生成多项式生成允许h位纠错的校正子数据,其中“h”是2或大于2的整数。ECC解码器可以根据包括信息和校正子数据的编码数据,在检测关于信息数据中的最多(h-j)位的错误位置的单一操作模式下操作,其中“j”是1或大于1的整数。可替代地,ECC解码器可以根据包括信息和校正子数据的编码数据,在检测关于信息数据中的最多h位的错误位置的第一操作模式下,或在检测关于信息数据中的最多(h-j)位的错误位置的第二操作模式下操作。于是,降低误纠概率,因此,可以提高数据可靠性。

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