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    MEMOIRE SRAM A COURANTS DE FUITE REDUITS
    95.
    发明公开
    MEMOIRE SRAM A COURANTS DE FUITE REDUITS 审中-公开

    公开(公告)号：EP3598450A1

    公开(公告)日：2020-01-22

    申请号：EP19186371.1

    申请日：2019-07-15

    申请人： Commissariat à l'énergie atomique et aux énergies alternatives

    发明人： NOEL, Jean-Philippe

    IPC分类号： G11C5/14 ,  G11C7/12 ,  G11C8/08 ,  G11C11/418 ,  G11C11/419 ,  G11C8/10 ,  G11C8/16 ,  G11C11/417

    摘要： Mémoire SRAM (100) comportant :
    - une matrice de cellules mémoires (102) ;
    - des lignes de bit (110) et des lignes de mot (112) ;
    - des ports de lecture (104) associés aux cellules mémoires et couplés aux lignes de bit et aux lignes de mot ;
    - des lignes de masse virtuelle locale (122), LVGND, chacune couplée à des bornes de potentiel de référence des ports de lecture d'au moins une ligne de cellules mémoires ;
    - des éléments de commande locaux (124) chacun configuré pour coupler électriquement l'une des lignes LVGND à un potentiel d'alimentation ou à une ligne de masse virtuelle générale (130), ou ligne GVGND ;
    - un élément de commande général (132) configuré pour coupler la ligne GVGND au potentiel électrique d'alimentation ou à un potentiel électrique de référence.

    STATIC RANDOM ACCESS MEMORY
    99.
    发明公开
    STATIC RANDOM ACCESS MEMORY 审中-公开
    静态随机存取存储器

    公开(公告)号：EP3176788A1

    公开(公告)日：2017-06-07

    申请号：EP16157240.9

    申请日：2016-02-25

    申请人： VIA Alliance Semiconductor Co., Ltd.

    发明人： CHEN, Jiesheng ,  LIU, Jieyao

    IPC分类号： G11C8/16 ,  G11C11/418 ,  G11C11/419

    CPC分类号： G11C11/412 ,  G11C5/06 ,  G11C7/18 ,  G11C8/08 ,  G11C8/10 ,  G11C8/14 ,  G11C8/16 ,  G11C11/418 ,  G11C11/419

    摘要： A static random access memory (SRAM) with high efficiency. The SRAM has a first bistable cell, a first bit line, a first complementary bit line, a first word line, and a second word line. The first bistable cell has a first access terminal, a second access terminal, a first access switch and a second access switch. The first access switch is controlled by the first word line to couple the first access terminal to the first bit line. The second access switch is controlled by the second word line to couple the second access terminal to the first complementary bit line.

    摘要翻译： 高效率的静态随机存取存储器（SRAM）。 SRAM具有第一双稳态单元，第一位线，第一互补位线，第一字线和第二字线。 第一双稳态单元具有第一接入终端，第二接入终端，第一接入交换机和第二接入交换机。 第一存取开关由第一字线控制以将第一存取端耦接至第一位线。 第二存取开关由第二字线控制以将第二存取端耦接至第一互补位线。

    METHODS AND APPARATUS FOR REDUCING POWER CONSUMPTION IN MEMORY CIRCUITRY BY CONTROLLING PRECHARGE DURATION
    100.
    发明公开
    METHODS AND APPARATUS FOR REDUCING POWER CONSUMPTION IN MEMORY CIRCUITRY BY CONTROLLING PRECHARGE DURATION 审中-公开
    方法和装置减少了存储电路中的电源使用，通过控制期限信号预充电

    公开(公告)号：EP3054452A1

    公开(公告)日：2016-08-10

    申请号：EP16151665.3

    申请日：2016-01-18

    申请人： Altera Corporation

    发明人： Kumar, Rajiv ,  Koay, Wei Yee ,  Tang, Kuan Cheng

    IPC分类号： G11C11/419 ,  G11C8/16 ,  G11C7/12 ,  G11C11/418 ,  G11C7/22

    CPC分类号： G11C11/419 ,  G11C7/12 ,  G11C7/22 ,  G11C8/16 ,  G11C11/418 ,  G11C2207/2227

    摘要： Integrated circuits with volatile random-access memory cells are provided. A memory cell may be coupled to write bit lines and a read bit line. The write bit line may not be coupled to any precharge circuitry. The read bit line may only be precharged during memory access operations. In one suitable arrangement, the read bit line may be precharge immediately after an address decoding operation and before an evaluation phase. In another suitable arrangement, the read bit line may be precharged after an addressing decoding operation and in parallel with the evaluation phase. In either arrangement, a substantial amount of leakage and active power can be reduced.

    摘要翻译： 设有易失性随机存取存储器单元的集成电路。 存储器单元可耦合到写位线和读出位线。 写位线可以不耦合到任何预充电电路。 读出位线只有在内存访问操作进行预充电。 在一个合适的布置中，读取位线预充电可以后立即之前处理和解码操作，以评估阶段。 在另一种合适的布置中，读出位线可在之后与所述评估相寻址解码操作和并行预充电。 在任一配置中，可以减少泄漏和有功功率的大量。