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公开(公告)号：JP2016513853A
公开(公告)日：2016-05-16
申请号：JP2015561888
申请日：2013-03-15
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： ヤオ チョウ , ヤオ チョウ , カイ マン ユエ , カイ マン ユエ , シャオチョウ チャン , シャオチョウ チャン , ビン シェン , ビン シェン
CPC classification number: G11C16/28 , G11C7/08 , G11C7/227 , G11C8/18 , G11C16/24 , G11C16/26 , G11C16/32
Abstract: メモリデバイスにおけるセンス増幅器のセルフタイマが開示される。
Abstract translation: 在存储器装置中的读出放大器的自拍中公开。
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公开(公告)号：JP2016513331A
公开(公告)日：2016-05-12
申请号：JP2015559237
申请日：2014-01-15
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： フン クオック グエン , フン クオック グエン , ヒュー ヴァン トラン , ヒュー ヴァン トラン , フン タン グエン , フン タン グエン
IPC: G11C11/419 , G06F1/04 , G06F1/32 , G11C11/413
CPC classification number: G06F1/32 , G11C5/14 , G11C7/08 , G11C7/1072 , G11C7/20 , G11C7/222 , G11C2207/065 , G11C2207/2227
Abstract: メモリデバイスにおいて電力管理を実行するための改善された方法及び装置を開示する。メモリデバイスにおいて使用するための電力管理回路は、クロック信号を生成するシステムデバイスクロックと、時間間隔を識別するタイミング回路と、クロック信号を受信し、時間間隔内でクロック信号のパルスをカウントする第1の回路と、カウンタ回路の出力に応じて検知増幅器のバイアス電圧を変更する第2の回路と、を備える。
Abstract translation: 它公开了一种用于在存储装置中执行的功率管理的改进的方法和装置。 一种用于在存储器装置中使用的功率管理电路，所述计数和用于产生时钟信号，识别的时间间隔的定时电路，接收时钟信号，时钟信号的时间间隔内1的脉冲的系统时钟装置 包括电路，用于根据所述计数器电路的输出改变所述读出放大器的偏置电压的第二电路。
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公开(公告)号：JP2015531549A
公开(公告)日：2015-11-02
申请号：JP2015534487
申请日：2013-07-31
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： ニャン ドー , ニャン ドー , ヴィピン チワリ , ヴィピン チワリ , ヒュー ヴァン トラン , ヒュー ヴァン トラン , シアン リウ , シアン リウ
IPC: H01L21/8247 , H01L21/336 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: H01L29/7881 , H01L29/0847 , H01L29/42324 , H01L29/66825
Abstract: 半導体メモリセルを形成する方法であって、同じポリ層から浮遊ゲート及びコントロールゲートを形成することを含む。絶縁、導電及び第2の絶縁材料の層が、基板の上に形成される。トレンチが、導電層へ下方に延在し、導電層を露出する、第2の絶縁材料に形成される。スペーサが、トレンチに形成され、導電層の一部を露出するトレンチの底部の小さく、かつ画定された隙間により離間される。その後、トレンチは、隙間を通って異方性エッチングを行うことにより、露出した導電層の一部を通って形成される。トレンチは、第3の絶縁材料で満たされる。導電層の選択された部分は除去され、第3の絶縁材料によって離間されたその2つのブロックが残される。
Abstract translation: 形成半导体存储器单元的方法，包括形成浮置栅极，并从相同的多晶硅层的控制栅极。 绝缘，导电和第二绝缘材料的层在衬底上形成的。 沟槽向下延伸到导电层以暴露所述导电层，它是在第二绝缘材料形成。 形成在沟槽中，沟槽用于暴露所述导电层的一部分的小底部隔离件，并且由限定的间隙间隔开。 此后，通过各向异性通过间隙刻蚀沟槽，通过所述露出的导电层的一部分形成。 沟槽填充有第三绝缘材料。 导电层的选定部分被移除，其间隔由所述第三绝缘材料留下了两个块。
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公开(公告)号：JP2015515712A
公开(公告)日：2015-05-28
申请号：JP2015503345
申请日：2013-03-15
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： ヤオ ジョウ , ヤオ ジョウ , シャオジョウ チアン , シャオジョウ チアン , ニン バイ , ニン バイ
CPC classification number: G11C16/26 , G11C7/062 , G11C11/5642 , G11C16/08 , G11C16/28 , G11C2207/063
Abstract: 電流注入検知増幅器を有する不揮発性メモリデバイスが開示される。
Abstract translation: 公开了一种具有电流注入读出放大器的非易失性存储器设备。
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公开(公告)号：JP2014532953A
公开(公告)日：2014-12-08
申请号：JP2014539966
申请日：2012-10-11
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： ヒュー ヴァン トラン , ヒュー ヴァン トラン , アイン リ , アイン リ , トゥアン ヴー , トゥアン ヴー , フン クオック グエン , フン クオック グエン
IPC: G11C16/06
CPC classification number: G11C16/30 , G11C5/147 , G11C11/5628 , G11C16/08
Abstract: 集積回路ダイは、第1の電圧を受け取るための第1のダイパッドと、第2の電圧を受け取るための第2のダイパッドと、を有する。第2の電圧は第1の電圧よりも低い。第1の電圧で動作可能な第1の回路が、集積回路ダイ内にある。第2の電圧で動作可能な第2の回路が、集積回路ダイ内にあり、第2のダイパッドに接続される。第2のダイパッドからの電流フローを検出する回路が、集積回路ダイ内にある。スイッチが、第1のダイパッドと第1の回路との間に介在し、電流フローを検出するための回路によって検出された電流フローに応答して、第1の回路から第1のダイパッドを接断する。【選択図】図1
Abstract translation: 集成电路管芯具有用于接收第一电压的第一焊盘，和用于接收第二电压的第二管芯焊盘。 所述第二电压是比所述第一电压低。 可操作以在第一电压的第一电路是在集成电路芯片。 可操作在第二电压的第二电路是在集成电路管芯，耦合到所述第二管芯焊盘。 电路，用于检测从所述第二管芯焊盘的电流流动是在集成电路管芯上。 切换，插在第一管芯焊盘和第一电路之间，在响应于由所述电路用于从所述第一电路检测的电流流动，断开所述第一管芯焊盘的检测到的电流流动 到。 点域1
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Patent Agency Ranking
公开(公告)号：JP2017536703A
公开(公告)日：2017-12-07
申请号：JP2017529652
申请日：2015-11-06
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
IPC: H01L21/336 , H01L27/11524 , H01L27/11539 , H01L27/11543 , H01L27/11546 , H01L29/788 , H01L29/792
CPC classification number: H01L27/11521 , H01L27/11526 , H01L27/11546 , H01L29/42328 , H01L29/513 , H01L29/517 , H01L29/66545 , H01L29/66825 , H01L29/66833 , H01L29/788 , H01L29/792
Abstract: メモリセルは、それらの間にチャネル領域を有する基板の中のソース領域及びドレイン領域と、ソース領域の上の消去ゲートと、第1のチャネル領域部分の上の浮遊ゲートと、浮遊ゲートの上の制御ゲートと、第2のチャネル領域部分の上のワード線ゲートと、を含む。第1の論理デバイスは、第2のソース領域及びドレイン領域を基板の中に含み、第1の論理ゲートの下でそれらの間に第2のチャネル領域を有する。第2の論理デバイスは、第3のソース領域及びドレイン領域を基板の中に含み、第2の論理ゲートの下でそれらの間に第3のチャネル領域を有する。ワード線ゲート、並びに第1及び第2の論理ゲートは、同じ導電性金属材料を含む。第2の論理ゲートは、第1及び第2の絶縁体によって第3のチャネル領域から絶縁される。第1の論理ゲートは、第2の絶縁体によって第2のチャネル領域から絶縁され、第1の絶縁体によって絶縁されない。
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公开(公告)号：JP2017516253A
公开(公告)日：2017-06-15
申请号：JP2016567594
申请日：2015-04-21
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： ジンホ キム , ジンホ キム , アーン リー , アーン リー , ヴィクトル マルコフ , ヴィクトル マルコフ
IPC: G11C16/02 , G11C16/04 , H01L21/336 , H01L27/11521 , H01L27/11524 , H01L27/11526 , H01L29/788 , H01L29/792
CPC classification number: G11C16/14 , G11C7/02 , G11C8/10 , G11C16/0408 , G11C16/0425 , G11C16/08 , G11C16/3427
Abstract: フラッシュメモリセルのプログラミング中の外乱を低減するための改良された制御ゲートデコーディング設計を開示する。一実施形態において、制御ゲート線デコーダが、第1のセクタ内のフラッシュメモリセル行に関連付けられた第1の制御ゲート線、及び第2のセクタ内のフラッシュメモリセル行に関連付けられた第2の制御ゲート線に連結される。
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公开(公告)号：JP2017511949A
公开(公告)日：2017-04-27
申请号：JP2016555593
申请日：2015-02-13
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： ヒュー ヴァン トラン , ヒュー ヴァン トラン , フン クオック グエン , フン クオック グエン , アィン リー , アィン リー , トゥアン ヴー , トゥアン ヴー
IPC: G11C16/06
CPC classification number: G11C16/28 , G11C7/065 , G11C11/1673 , G11C13/004 , G11C16/0425 , G11C2216/04
Abstract: 低電力ナノメートルフラッシュメモリ装置において使用される改良型感知回路を開示する。
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公开(公告)号：JP2016515771A
公开(公告)日：2016-05-30
申请号：JP2016509058
申请日：2014-04-16
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
IPC: H01L21/336 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: G11C16/14 , G11C16/0416 , H01L27/11521 , H01L27/11553 , H01L29/42328 , H01L29/42336 , H01L29/66825 , H01L29/7881 , H01L29/7889
Abstract: トレンチが半導体材料の基板内へと設けられたメモリ装置とその製造方法を提供する。ソース領域がトレンチ下に形成され、ソース及びドレイン領域の間のチャネル領域は、実質的にトレンチの側壁に沿って延在する第1部分と、実質的に基板表面に沿って延在する第2部分とを有する。浮遊ゲートはトレンチ内に配置され、チャネル領域第1部分から絶縁されることで、導電率が制御される。制御ゲートは、絶縁された状態でチャネル領域第2部分上に設けられることで、導電率が制御される。消去ゲートは、絶縁された状態で、浮遊ゲート上に少なくとも部分的に設けられる。導電性のカップリングゲートがトレンチ内に設けられ、絶縁された状態で浮遊ゲート上に設けられ、かつ絶縁された状態でソース領域に設けられている。
Abstract translation: 沟槽以提供其提供到半导体材料的衬底的存储器装置及其制造方法。 源极区在沟槽下形成时，源和漏区之间的沟道区，沿着所述沟槽的侧壁基本上延伸的第一部分，所述第二延伸沿着基本上在基板表面 和零件。 浮栅被放置在沟槽中，从沟道区的第一部分绝缘，导电性被控制。 控制栅，通过在被绝缘的状态上部的沟道区第二设置，导电率控制的。 擦除栅极，同时被绝缘，至少部分地设置在所述浮置栅极。 耦合在沟槽提供导电性的栅极，它在源极区被设置在布置在所述浮置栅极的状态下，并且在绝缘的状态下绝缘。
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公开(公告)号：JP2016511907A
公开(公告)日：2016-04-21
申请号：JP2015560180
申请日：2014-01-14
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： ヒュー ヴァン トラン , ヒュー ヴァン トラン , アィン リー , アィン リー , トゥアン ヴー , トゥアン ヴー , フン クオック グエン , フン クオック グエン
Abstract: 高度なナノメートルフラッシュメモリセルをプログラムするための改善された方法及び装置が開示され、一組の電流ミラー源(110、111、112、113)の各々は、いくつかの組のスイッチ(120〜123、130〜133、140〜143、150〜153)を介して対応する組のビット線(160、170、180、190)のうちの1つに順番に接続される。これは、各ビット線に供給される時間平均プログラミング電流を同一にし、例えば、電流ミラー源(110〜113)を形成するトランジスタの製作におけるプロセス変動による、プログラミング電流の変動を低減させる。
Abstract translation: 先进的纳米快闪存储器单元的改进方法和用于编程装置被公开，一对镜像电流源（110，111）的，一些组开关（120至 它又连接到所述一组通过123130〜133140〜143150〜153对应）的位线（160，170，180，190）中的一个。 在形成电流镜像源（110至113）晶体管的制造供给到在相同的每个位线，例如，由工艺变化此时平均编程电流，以减少编程电流中的变化。
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