公开(公告)号：KR20210027771A

公开(公告)日：2021-03-11

申请号：KR1020190108612A

申请日：2019-09-03

申请人： 삼성전자주식회사

发明人： 손영환 ,  임주영 ,  심선일 ,  이수형 ,  정상훈

IPC分类号： H01L27/11582 ,  H01L27/1157 ,  H01L27/11575 ,  H01L29/66 ,  H01L29/792

CPC分类号： H01L27/11582 ,  H01L27/1157 ,  H01L29/40117 ,  H01L29/66833 ,  H01L29/792 ,  H01L27/11565 ,  H01L27/11575

摘要： 수직형 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널, 상기 채널의 외측벽에 형성되어 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연막, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물, 상기 기판 상에 상기 제1 방향으로 서로 이격되고 각각이 상기 전하 저장 구조물을 둘러싸는 게이트 전극들, 및 상기 게이트 전극들 사이에 형성되어 내부에 에어 갭을 포함하는 제1 절연 패턴을 구비할 수 있으며, 상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격되고, 상기 각 전하 트래핑 패턴들에서, 상기 제1 블로킹 패턴에 대향하는 외측벽의 상기 제1 방향으로의 길이는 상기 터널 절연막에 대향하는 내측벽의 상기 제1 방향으로의 길이보다 작을 수 있다.

公开(公告)号：JP2018186162A

公开(公告)日：2018-11-22

申请号：JP2017086339

申请日：2017-04-25

申请人： ルネサスエレクトロニクス株式会社

发明人： 阿部 真一郎

IPC分类号： H01L29/788 ,  H01L29/792 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/1157 ,  H01L27/11546 ,  H01L27/10 ,  H01L21/336

CPC分类号： H01L29/66833 ,  G11C16/0475 ,  H01L21/28194 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/4234 ,  H01L29/513 ,  H01L29/792

摘要： 【課題】半導体装置の特性の向上および信頼性の向上を図る。 【解決手段】メモリ素子MCのゲート絶縁膜の最上層を構成する絶縁膜MZ3Hは、酸化シリコン膜を有し、金属または金属酸化物の添加層である。この絶縁膜MZ3Hの形成工程は、酸化シリコン膜を形成する工程と、酸化シリコン膜上に、金属または金属酸化物をスパッタリング法により原子または分子状態で添加する工程、を有する。金属は、その酸化物が酸化シリコンより誘電率の高い金属であり、金属酸化物は、酸化シリコンより誘電率が高い。このように、メモリ素子MCのゲート絶縁膜を構成する絶縁膜MZ3Hとして、High−K添加層を用いることで、駆動電圧(消去時または書込み時の印加電圧)の低電圧化を図りつつ、閾値電圧の飽和レベルを大きく確保でき、メモリ素子の信頼性を向上させることができる。 【選択図】図1

公开(公告)号：JP2018182156A

公开(公告)日：2018-11-15

申请号：JP2017082021

申请日：2017-04-18

申请人： ルネサスエレクトロニクス株式会社

发明人： 松原 義久

IPC分类号： H01L27/088 ,  H01L27/11546 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L21/8234

CPC分类号： H01L27/11546 ,  H01L21/26513 ,  H01L21/28282 ,  H01L27/1157 ,  H01L27/11573 ,  H01L29/42324 ,  H01L29/42344 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66833 ,  H01L29/7883 ,  H01L29/792

摘要： 【課題】高耐圧のMISFETを有する半導体装置において、当該MISFETの面積の増大を防ぎつつ、当該MISFETの耐圧の向上を実現する。 【解決手段】高耐圧のMISFETQ2のゲート電極G2を含むゲートパターンの高さを、低耐圧のMISFETQ1のゲート電極G1を含むゲートパターンの高さよりも高く形成し、MISFETQ2のソース・ドレイン領域を構成するn + 型半導体領域D2を、MISFETQ1のソース・ドレイン領域を構成するn + 型半導体領域D1よりも深く形成する。 【選択図】図1

公开(公告)号：JP6356009B2

公开(公告)日：2018-07-11

申请号：JP2014170330

申请日：2014-08-25

申请人： ルネサスエレクトロニクス株式会社

发明人： 川口 宏

IPC分类号： H01L29/812 ,  H01L29/778 ,  H01L21/336 ,  H01L29/786 ,  H01L21/337 ,  H01L29/808 ,  H01L29/78 ,  H01L21/338

CPC分类号： H01L29/408 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/402 ,  H01L29/423 ,  H01L29/4234 ,  H01L29/4236 ,  H01L29/42364 ,  H01L29/42376 ,  H01L29/66462 ,  H01L29/66833 ,  H01L29/7786 ,  H01L29/7787 ,  H01L29/792

公开(公告)号：JP6343256B2

公开(公告)日：2018-06-13

申请号：JP2015109470

申请日：2015-05-29

申请人： 東芝メモリ株式会社

发明人： 池野 大輔 ,  北村 政幸 ,  坂田 敦子

IPC分类号： H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11582

CPC分类号： H01L27/11582 ,  H01L21/28282 ,  H01L21/764 ,  H01L21/76846 ,  H01L27/11565 ,  H01L29/45 ,  H01L29/495 ,  H01L29/512 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66833 ,  H01L29/7926

公开(公告)号：JP6310802B2

公开(公告)日：2018-04-11

申请号：JP2014153344

申请日：2014-07-28

申请人： ルネサスエレクトロニクス株式会社

发明人： 川嶋 祥之 ,  齊藤 健太郎 ,  茶木原 啓

IPC分类号： H01L27/11534 ,  H01L27/10 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11573

CPC分类号： H01L21/28282 ,  H01L21/02164 ,  H01L21/0217 ,  H01L27/11563 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L29/401 ,  H01L29/42344 ,  H01L29/66833

公开(公告)号：JP2018056378A

公开(公告)日：2018-04-05

申请号：JP2016191808

申请日：2016-09-29

申请人： ルネサスエレクトロニクス株式会社

发明人： 山下 朋弘

IPC分类号： H01L29/788 ,  H01L29/792 ,  H01L27/115 ,  H01L21/336

CPC分类号： H01L29/792 ,  H01L21/28518 ,  H01L27/11568 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/40117 ,  H01L29/42344 ,  H01L29/45 ,  H01L29/665 ,  H01L29/66795 ,  H01L29/66833 ,  H01L29/785 ,  H01L29/7851

摘要： 【課題】フィン型のFETにより構成されるスプリットゲート型のMONOSメモリにおいて、ゲート電極の低抵抗化を実現する。 【解決手段】スプリットゲート型のMONOSメモリのメモリゲート電極MGを、フィンFA上に順に形成されたポリシリコン膜PS1、金属膜M2およびポリシリコン膜PS2により構成する。フィンFAの短手方向において互いに隣り合うフィンFA同士の間の溝をポリシリコン膜PS1のみにより埋め込まず、ポリシリコン膜PS1、金属膜M2およびポリシリコン膜PS2からなる積層膜により埋め込む。 【選択図】図4

公开(公告)号：JP6282291B2

公开(公告)日：2018-02-21

申请号：JP2015556950

申请日：2014-01-16

申请人： シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

发明人： ドー ニャン

IPC分类号： H01L29/788 ,  H01L29/792 ,  H01L27/11568 ,  H01L21/336

CPC分类号： H01L29/66833 ,  H01L21/0217 ,  H01L27/1052 ,  H01L27/11565 ,  H01L27/11568 ,  H01L29/42344 ,  H01L29/42352 ,  H01L29/66825 ,  H01L29/7926

公开(公告)号：JP6275920B2

公开(公告)日：2018-02-07

申请号：JP2017508910

申请日：2015-03-30

申请人： ルネサスエレクトロニクス株式会社

发明人： 三原 竜善

IPC分类号： H01L29/788 ,  H01L29/792 ,  H01L27/11568 ,  H01L21/336

CPC分类号： H01L29/42344 ,  H01L21/02233 ,  H01L21/28282 ,  H01L21/30604 ,  H01L21/3086 ,  H01L21/31111 ,  H01L21/3213 ,  H01L27/11568 ,  H01L27/1157 ,  H01L29/0684 ,  H01L29/4238 ,  H01L29/66833 ,  H01L29/792

公开(公告)号：JP2017220510A

公开(公告)日：2017-12-14

申请号：JP2016112601

申请日：2016-06-06

申请人： ルネサスエレクトロニクス株式会社

发明人： 緒方 完

IPC分类号： H01L29/788 ,  H01L29/792 ,  H01L27/115 ,  H01L21/336

CPC分类号： H01L27/11568 ,  H01L21/265 ,  H01L21/28282 ,  H01L29/42344 ,  H01L29/66833 ,  H01L29/7831 ,  H01L29/792 ,  H01L29/7923

摘要： 【課題】不揮発性メモリを有する半導体装置の性能を向上させる。 【解決手段】第1メモリセルは、半導体基板SB上に形成されて互いに隣合う制御ゲート電極CG1およびメモリゲート電極MG1とを有し、第2メモリセルは、半導体基板SB上に形成されて互いに隣合う制御ゲート電極CG2およびメモリゲート電極MG2とを有している。メモリゲート電極MG2の制御ゲート電極CG2に隣合う側とは反対側に形成されたサイドウォールスペーサSW1bの幅は、メモリゲート電極MG1の制御ゲート電極CG1に隣合う側とは反対側に形成されたサイドウォールスペーサSW1aの幅よりも小さい。メモリゲート電極MG1を備える第1メモリトランジスタの中性状態におけるしきい値電圧と、メモリゲート電極MG2を備える第2メモリトランジスタの中性状態におけるしきい値電圧とは、互いに異なる。 【選択図】図1