公开(公告)号：KR20210034749A

公开(公告)日：2021-03-31

申请号：KR1020190116373A

申请日：2019-09-20

申请人： 삼성전자주식회사

发明人： 정상훈 ,  홍상준 ,  심선일 ,  김경현 ,  문창섭

IPC分类号： H01L27/11582 ,  H01L27/115 ,  H01L27/1157 ,  H01L29/66 ,  H01L29/792

CPC分类号： H01L27/11556 ,  G11C5/025 ,  H01L27/115 ,  H01L27/1157 ,  H01L27/11582 ,  H01L29/66833 ,  H01L29/792

摘要： 본 발명의 실시예에 따른 반도체 메모리 소자는 셀 어레이 영역 및 연장 영역을 포함하는 기판 상에 차례로 적층된 수평 전극들 및 상기 수평 전극들 사이의 수평 절연층들 포함하는 적층 구조체를 포함한다. 상기 적층 구조체를 관통하는 수직 구조체들을 포함하고, 상기 수직 구조체들 각각은 채널층, 상기 채널층의 측벽 상에 차례로 적층되는 터널링 절연층, 전하 저장층, 및 블로킹 절연층을 포함한다. 상기 수직 구조체들은 상기 셀 어레이 영역에 배치되는 제 1 수직 구조체 및 상기 연장 영역에 배치되는 제 2 수직 구조체를 포함한다. 상기 제 1 수직 구조체의 전하 저장층은 상기 수평 절연층들을 사이에 두고 상기 기판의 상면에 수직한 방향으로 서로 이격되는 전하 저장 패턴들을 포함한다. 상기 제 2 수직 구조체의 전하 저장층은 상기 수평 전극들의 측벽들 및 상기 수평 절연층들의 측벽들을 따라 연장된다.

公开(公告)号：KR20210027986A

公开(公告)日：2021-03-11

申请号：KR1020190109139A

申请日：2019-09-03

申请人： 에스케이하이닉스 주식회사

发明人： 권태홍 ,  빈진호 ,  권일영

IPC分类号： H01L27/1157 ,  H01L29/66 ,  H01L29/792

CPC分类号： H01L27/11582 ,  H01L27/1157 ,  H01L21/823412 ,  H01L29/1037 ,  H01L29/40117 ,  H01L29/66833 ,  H01L29/792

摘要： 본 기술은 제1 홀을 포함하는 제1 적층체; 상기 제1 적층체 상에 제공되고, 상기 제1 홀과 연결되는 제2 홀을 포함하는 제2 적층체; 상기 제1 홀의 내측벽을 따라 형성된 제1 메모리막; 상기 제2 홀의 내측벽을 따라 형성된 제2 메모리막; 및 상기 제1 메모리막의 내측벽 및 제2 메모리막의 내측벽을 따라 형성된 채널막을 포함하고, 상기 채널막은 일체형 구조를 가지는 것을 특징으로 하는 반도체 메모리 장치 및 그의 제조방법을 포함한다.

公开(公告)号：KR20210027367A

公开(公告)日：2021-03-10

申请号：KR1020217001128A

申请日：2019-06-17

申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼

发明人： 슌페이 야마자키 ,  ??페이 야마자키 ,  다카노리 마츠자키 ,  료 도쿠마루 ,  료타 호도

IPC分类号： H01L27/108 ,  H01L29/786 ,  H01L49/02

CPC分类号： H01L27/10805 ,  H01L21/822 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L27/088 ,  H01L27/108 ,  H01L27/10847 ,  H01L27/1156 ,  H01L28/40 ,  H01L29/786 ,  H01L29/7869 ,  H01L29/788 ,  H01L29/792

摘要： 미세화 또는 고집적화가 가능한 반도체 장치를 제공한다. 트랜지스터와, 용량 소자와, 전극과, 층간막을 가지고, 트랜지스터는 반도체층과, 게이트와, 소스와, 드레인을 가지고, 트랜지스터 및 용량 소자는 층간막에 매립되어 제공되고, 소스 및 드레인 중 한쪽은 반도체층보다 아래쪽에서 전극과 접하고, 소스 및 드레인 중 다른 쪽은 반도체층보다 위쪽에서 용량 소자의 전극 중 한쪽과 접한다.

公开(公告)号：JP2018195366A

公开(公告)日：2018-12-06

申请号：JP2017099730

申请日：2017-05-19

申请人： ソニーセミコンダクタソリューションズ株式会社

发明人： 神田 泰夫

IPC分类号： G11C11/22 ,  G11C11/417 ,  H01L27/1159 ,  H01L27/11592 ,  H01L21/8244 ,  H01L27/11 ,  H01L27/10 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H03K3/356 ,  G11C14/00

CPC分类号： G11C11/22 ,  G11C11/417 ,  G11C14/00 ,  H01L27/10 ,  H01L27/11 ,  H01L27/1159 ,  H01L27/11592 ,  H01L29/788 ,  H01L29/792 ,  H03K3/356

摘要： 【課題】ディスターブを生じにくくすることができる半導体回路を得る。 【解決手段】本開示の半導体回路は、第1のノードにおける電圧の反転電圧を第2のノードに印加可能な第1の回路と、第2のノードにおける電圧の反転電圧を第1のノードに印加可能な第2の回路と、ゲート、ドレイン、およびソースを有し、閾値状態を記憶可能な第1のトランジスタと、オン状態になることにより第1のノードを第1のトランジスタのドレインおよびソースの一方である第1の端子に接続する第2のトランジスタと、オン状態になることにより第1のノードおよび第2のノードの一方である第1の所定のノードを第1のトランジスタのゲートに接続する第3のトランジスタと、第2のトランジスタおよび第3のトランジスタの動作を制御するとともに、第1のトランジスタのドレインおよびソースの他方である第2の端子に制御電圧を印加する駆動部とを備える。 【選択図】図2

公开(公告)号：JP6422430B2

公开(公告)日：2018-11-14

申请号：JP2015503236

申请日：2013-03-08

申请人： サイプレス セミコンダクター コーポレーション

发明人： フレドリック ジェン ,  クリシュナスワミー ラムクマー

IPC分类号： H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L29/786 ,  H01L27/11568

CPC分类号： H01L29/792 ,  B82Y10/00 ,  H01L21/28282 ,  H01L27/11582 ,  H01L29/0673 ,  H01L29/0676 ,  H01L29/42348 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66439 ,  H01L29/66833 ,  H01L29/775 ,  H01L29/785 ,  H01L29/7926

公开(公告)号：JP2018157208A

公开(公告)日：2018-10-04

申请号：JP2018047198

申请日：2018-03-14

申请人： 東芝メモリ株式会社

发明人： 手塚 勉 ,  荒井 史隆 ,  池田 圭司 ,  上田 知正 ,  斉藤 信美 ,  田中 千加 ,  三浦 健太郎 ,  澤部 智明

IPC分类号： H01L29/786 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/11582 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/11568

CPC分类号： H01L27/1052 ,  G11C11/4097 ,  G11C16/0408 ,  G11C16/08 ,  G11C16/10 ,  G11C2216/06 ,  H01L21/28273 ,  H01L27/11524 ,  H01L27/11556 ,  H01L27/1225 ,  H01L29/42332 ,  H01L29/42348 ,  H01L29/7869 ,  H01L29/792

摘要： 【課題】半導体メモリの特性を向上する。 【解決手段】実施形態の半導体メモリは、半導体層90上のゲート絶縁膜60上にゲート電極を有するセレクトトランジスタSG1,SG2と、ゲート絶縁膜60上の酸化物半導体層61と、酸化物半導体層61上の絶縁層62上の第1メモリセルMCの第1制御ゲート電極80及び第2メモリセルMCの第2制御ゲート電極80と、第1及び第2制御ゲート電極80間の第1トランジスタXGの第3ゲート電極81と、酸化物半導体層61の一端と第2制御ゲート電極81との間の第2トランジスタXGの第4ゲート電極81と、酸化物半導体層61の一端に接続された配線ILと、セレクトトランジスタSG1に接続されたソース線SLと、セレクトトランジスタSG2に接続されたビット線BLと、を含む。第1及び第2メモリセルMCは、酸化物半導体層61内に、電荷格納層CSを含む。 【選択図】 図1

公开(公告)号：JP2018110141A

公开(公告)日：2018-07-12

申请号：JP2016256109

申请日：2016-12-28

申请人： ルネサスエレクトロニクス株式会社

发明人： 熊谷 誠二 ,  大関 和之 ,  木暮 克佳

IPC分类号： H01L29/788 ,  H01L29/792 ,  H01L27/115 ,  H01L21/336

CPC分类号： H01L21/28282 ,  H01L21/32135 ,  H01L27/1157 ,  H01L29/42344 ,  H01L29/66833 ,  H01L29/792

摘要： 【課題】スプリットゲート型のMONOSメモリにおいて、メモリゲート電極のゲート長のばらつきに起因する不良率の増大を防ぎ、半導体装置の信頼性を向上させる。 【解決手段】シリコン膜に対し、異方性が強く、酸化シリコンに対する選択比が低い第1ドライエッチングを行った後、異方性が弱く、酸化シリコンに対する選択比が高い第2ドライエッチングを行うことで、当該シリコン膜からなる制御ゲート電極CGを形成した後、制御ゲート電極CGの側面にサイドウォール状のメモリゲート電極MGを形成する。ここで、第1ドライエッチングでは、エッチング時間設定テーブルに従い、製造するメモリの所望の特性および当該シリコン膜の膜厚に応じてエッチング時間の長さを決定することで、第1ドライエッチングおよび第2ドライエッチングのそれぞれのエッチング量を制御し、これによりメモリゲート電極MGのゲート長L1を制御する。 【選択図】図6

公开(公告)号：JP2018093226A

公开(公告)日：2018-06-14

申请号：JP2018037128

申请日：2018-03-02

申请人： 株式会社日立ハイテクノロジーズ

发明人： 小藤 直行 ,  森 政士 ,  西田 敏明 ,  濱崎 良二

IPC分类号： H05H1/46 ,  H01L21/3065

CPC分类号： H01L21/67069 ,  H01J37/321 ,  H01J37/3211 ,  H01J37/32183 ,  H01J37/32192 ,  H01J37/32357 ,  H01J37/32422 ,  H01J37/32651 ,  H01J37/32678 ,  H01J37/32715 ,  H01J2237/334 ,  H01L21/3065 ,  H01L21/31116 ,  H01L21/76229 ,  H01L27/115 ,  H01L27/11514 ,  H01L27/11551 ,  H01L27/11578 ,  H01L27/11597 ,  H01L29/788 ,  H01L29/792

摘要： 【課題】一台の装置でラジカル照射のステップとイオン照射のステップの両方を実現でき、かつ、イオン照射のエネルギーを数10eVから数KeVまで制御できるプラズマ処理装置を提供する。 【解決手段】誘導結合プラズマを生成する機構(125、126,131、132)と、減圧処理室を上部領域106−1及び下部領域106−2に分け、且つイオンを遮蔽するための多孔板116と、プラズマ生成領域として上部領域106−1と下部領域106−2とを切換えるスイッチ133と、を有する。 【選択図】図2

公开(公告)号：JP6334268B2

公开(公告)日：2018-05-30

申请号：JP2014112887

申请日：2014-05-30

申请人： ルネサスエレクトロニクス株式会社

发明人： 井上 真雄 ,  丸山 祥輝 ,  斉藤 朋也 ,  吉冨 敦司

IPC分类号： H01L29/788 ,  H01L29/792 ,  H01L27/11568 ,  H01L21/8234 ,  H01L27/088 ,  H01L21/336

CPC分类号： H01L21/28282 ,  H01L21/0214 ,  H01L21/02164 ,  H01L21/0217 ,  H01L29/4234 ,  H01L29/42364 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66833 ,  H01L29/792

公开(公告)号：JP2018056453A

公开(公告)日：2018-04-05

申请号：JP2016192874

申请日：2016-09-30

申请人： ルネサスエレクトロニクス株式会社

发明人： 林 倫弘 ,  茶木原 啓

IPC分类号： H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/10 ,  H01L27/115

CPC分类号： H01L27/11568 ,  H01L27/11573 ,  H01L29/42344 ,  H01L29/785 ,  H01L29/792

摘要： 【課題】不揮発性メモリを有する半導体装置の特性を向上させる。 【解決手段】平面視において、第1のフィンと、第2のフィンと、メモリゲート電極MGと、他のメモリゲート電極MGとで囲まれる素子分離領域103である第1分離領域(ゲート間分離領域)に、凸部(非後退部)hを設け、平面視において、メモリゲート電極MGと重なる素子分離領域103である第2分離領域(ゲート下分離領域)に、第2分離部(後退部)を設け、凸部hを第2分離部(後退部)より高くする。第1のフィンと、第2のフィンとを形成するために、その間の素子分離領域103の表面を後退させる工程において、その一部をマスク膜で覆い、凸部(非後退部)hを形成する。この凸部(非後退部)hにより、ゲート残渣によるメモリゲート電極MG間のショートを抑制する。 【選択図】図3