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    半導体装置及び電子機器
    31.
    发明专利
    半導体装置及び電子機器 审中-公开

    公开(公告)号：JP2021034493A

    公开(公告)日：2021-03-01

    申请号：JP2019151654

    申请日：2019-08-22

    申请人： ソニーセミコンダクタソリューションズ株式会社

    发明人： 場色 正昭

    IPC分类号： H01L29/78 ,  H01L21/8238 ,  H01L27/092 ,  H01L27/146 ,  H01L21/336

    摘要： 【課題】製造プロセスを複雑化せずに、低ノイズと小型化を両立させた半導体装置を提供する。 【解決手段】第1半導体層と、第1半導体層に互いに設けられ、第1半導体層と反対導電型の第1及び第2主電極領域と、第1及び第2主電極領域に挟まれたチャネル領域上に設けられたゲート電極と、ゲート電極と電気的に接続されたバックゲート端子とを備え、第1及び第2主電極領域並びにバックゲート端子が、素子分離領域で区画された同一の活性領域内にある。 【選択図】図14

    3次元半導体装置の製造方法
    34.
    发明专利
    3次元半導体装置の製造方法 有权

    公开(公告)号：JPWO2020129237A1

    公开(公告)日：2021-02-15

    申请号：JP2018047245

    申请日：2018-12-21

    申请人： ユニサンティス エレクトロニクス シンガポール プライベート リミテッド ,  Unisantis Electronics Singapore Pte Ltd.

    发明人： 舛岡 富士雄 ,  原田 望 ,  リ イーソ

    IPC分类号： H01L29/78 ,  H01L21/8238 ,  H01L27/092 ,  H01L21/336

    摘要： 半導体層6上に、マスク材料層7を形成する。そして、同じ平面形状を有する帯状マスク材料層9aを頂部に有する帯状マスク材料層8aを形成する。そして、帯状マスク材料層7、8aの両側面に接して、同じ平面形状を有する帯状マスク材料層15a、15bを頂部に有する帯状マスク材料層12aa、12abを形成する。そして、帯状マスク材料層12aa、12ab、15a、15bの外側の両側面に接して、同じ平面形状を有する帯状マスク材料層17a、17bを頂部に有する帯状マスク材料層16a、16bを形成する。そして、前記帯状マスク材料層9aの上方に、平面視において、前記帯状マスク材料層9aが伸延している方向に直交している方向に、直交帯状マスク材料層を形成する。この直交帯状マスク材料層と、帯状マスク材料層8a、16a、16bの重なり領域に、半導体層6のエッチングにより、半導体柱を形成する。そして、この半導体柱をチャネルにした柱状半導体装置を形成する。

    半導体集積回路装置
    36.
    发明专利
    半導体集積回路装置 审中-公开

    公开(公告)号：JPWO2019138546A1

    公开(公告)日：2020-12-24

    申请号：JP2018000678

    申请日：2018-01-12

    申请人： 株式会社ソシオネクスト

    发明人： 岩堀 淳司

    IPC分类号： H01L21/822 ,  H01L27/04 ,  H01L21/336 ,  H01L29/78 ,  H01L21/8238 ,  H01L27/092 ,  H01L21/8234 ,  H01L27/06 ,  H01L21/82

    摘要： VNW(Vertical Nanowire:縦型ナノワイヤ) FETを用いた容量セルについて、容量値を十分に確保することが可能なレイアウト構造を提供する。容量セルは、第1電源配線(VDD)と第2電源配線(VSS)との間に設けられ、X方向に並ぶ複数の第1導電型VNW FET(P1,P2,P3,P4)を備える。複数の第1導電型VNW FET(P1,P2,P3,P4)は、トップおよびボトムが第1電源配線(VDD)と接続されており、ゲートが第2電源配線(VSS)と接続された、少なくとも1つの第1VNW FET(P1,P3)を含む。