公开(公告)号：KR102232554B1

公开(公告)日：2021-03-30

申请号：KR1020190087813A

申请日：2019-07-19

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 치엔-유안 첸 ,  하우-타이 시에 ,  쳉 흥 리 ,  흥-젠 리아오

IPC分类号： G11C11/413 ,  G11C11/412 ,  H03K3/356

CPC分类号： H03K19/018507 ,  H03K3/356191 ,  G11C11/413 ,  H03K3/356156 ,  G11C11/412 ,  G11C11/417 ,  G11C11/5621 ,  G11C7/1084 ,  G11C7/1087 ,  H03K17/6871 ,  H03K19/018521 ,  H03K19/018557 ,  H03K3/356104

摘要： 레벨 시프터(level shifter)는 제1 전압 도메인의 입력 신호를 수신하고 제2 전압 도메인의 출력 신호를 출력하도록 구성된다. 입력 단자는 제1 전압 도메인의 입력 신호를 수신하도록 구성된다. 제1 감지 회로는 제1 전압 도메인으로부터 제2 전압 도메인으로 입력 신호를 시프트하도록 구성되고, 제2 감지 회로는 제1 전압 도메인으로부터 제2 전압 도메인으로 입력 신호를 시프트하도록 구성된다. 인에이블 회로는 인에이블 신호(enable signal)에 대한 응답으로, 각각의 제1 출력 단자 및 제2 출력 단자에서 제1 출력 신호 및 제2 출력 신호의 전압 레벨을 등화(equalize)하도록 구성된다. 제1 및 제2 감지 회로는 인에이블 신호 및 입력 신호에 응답하여 제1 및 제2 출력 단자에서 제2 전압 도메인의 상보적인 출력 신호를 출력하도록 구성된다.

公开(公告)号：JP2018527692A

公开(公告)日：2018-09-20

申请号：JP2018533997

申请日：2015-09-17

申请人： セネルジク、アクチボラグ ,  XENERGIC AB

发明人： ババク、モハンマディ ,  ヨアキム、ネベス、ロドリゲス

IPC分类号： G11C11/418 ,  G11C11/412

CPC分类号： G11C11/412 ,  G11C11/418 ,  G11C11/419

摘要： 本発明は、一般に半導体メモリの分野に関し、特に、スタティックランダムアクセスメモリ(SRAM)ビットセル(100)を含むメモリセルに関する。読出し経路内のリーク電流は、読出しアクセスまたは書込みアクセスおよびアイドル状態中、読出しアクセストランジスタ端子をGNDまたはVDDに接続することによって低減される。SRAMセルインバータは、サイズが非対称であってよい。メモリは、低電圧動作または区別された電源の印加を可能にするように様々なブースト回路を含み得る。

公开(公告)号：JP2018092694A

公开(公告)日：2018-06-14

申请号：JP2016234222

申请日：2016-12-01

申请人： ルネサスエレクトロニクス株式会社

发明人： 田中 信二 ,  藪内 誠

IPC分类号： G11C11/413 ,  G11C11/418

CPC分类号： G11C11/418 ,  G11C5/145 ,  G11C7/1075 ,  G11C8/16 ,  G11C11/412 ,  G11C11/417 ,  G11C11/419

摘要： 【課題】配線の寄生抵抗ないし寄生容量の影響による信号の波形の鈍りを低減可能な半導体装置を、提供することにある。 【解決手段】半導体装置は、駆動信号により駆動される配線の遠端部分に、昇圧電圧を供給する供給回路を備える。前記供給回路は、前記配線にその入力が結合されたインバータ回路と前記インバータ回路の出力信号により制御されるスイッチ素子と、を備える。前記スイッチ素子は前記昇圧電圧を前記配線の遠端部分へ接続する。 【選択図】図1A

公开(公告)号：JP6312674B2

公开(公告)日：2018-04-18

申请号：JP2015525559

申请日：2013-07-31

申请人： クゥアルコム・インコーポレイテッド ,  QUALCOMM INCORPORATED ,  インダストリー−アカデミック・コウアパレイション・ファウンデイション、ヨンセイ・ユニバーシティ ,  Industry−Academic Cooperation Foundation, Yonsei University

发明人： ジュン、ソン−オク ,  ヤン、ユンファイ ,  ヤン、ビン ,  ヤプ、チョー・フェイ

IPC分类号： G11C11/419 ,  G11C11/417

CPC分类号： G11C11/412 ,  G11C11/419

公开(公告)号：JP6308831B2

公开(公告)日：2018-04-11

申请号：JP2014061812

申请日：2014-03-25

申请人： ルネサスエレクトロニクス株式会社

发明人： 佐野 聡明 ,  柴田 健 ,  田中 信二 ,  藪内 誠 ,  前田 徳章

IPC分类号： G11C11/419

CPC分类号： G11C11/419 ,  G11C7/12 ,  G11C8/16 ,  G11C11/412 ,  G11C11/418

公开(公告)号：JP6290515B2

公开(公告)日：2018-03-07

申请号：JP2017528136

申请日：2015-11-16

申请人： クアルコム,インコーポレイテッド

发明人： ニラドリ・ナラヤン・モジュムダー ,  スタンリー・スンチョル・ソン ,  ジョンジェ・ワン ,  カーン・リム ,  チョー・フェイ・イェプ

IPC分类号： H01L27/11 ,  G11C11/412 ,  H01L21/8244

CPC分类号： H01L27/11 ,  G11C5/063 ,  G11C8/14 ,  G11C8/16 ,  G11C11/412 ,  G11C11/418 ,  H01L21/768 ,  H01L23/528 ,  H01L27/0207 ,  H01L27/1104 ,  H01L2924/0002 ,  H01L2924/00

公开(公告)号：JP2017204323A

公开(公告)日：2017-11-16

申请号：JP2017124145

申请日：2017-06-26

申请人： 株式会社半導体エネルギー研究所

发明人： 石津 貴彦

IPC分类号： H01L21/8242 ,  H01L27/108 ,  H01L27/10 ,  H01L29/786 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L21/8238 ,  H01L27/092 ,  H01L21/8244 ,  H01L27/11 ,  G11C14/00

CPC分类号： H01L27/1108 ,  G11C11/24 ,  G11C11/412 ,  G11C14/0054 ,  G11C11/40

摘要： 【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する 。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる 信号処理回路を提供する。 【解決手段】第1及び第2のノードを有する論理回路と、第1のノードに接続された第1 の記憶回路と、第2のノードに接続された第2の記憶回路と、第1のノード、第2のノー ド、第1の記憶回路、及び第2の記憶回路に接続されたプリチャージ回路と、を有し、読 み出しの際に、プリチャージ回路は、プリチャージ電位を第1のノード及び第2のノード に出力し、第1の記憶回路及び第2の記憶回路は、チャネルが酸化物半導体膜に形成され るトランジスタを含む記憶装置である。 【選択図】図1

公开(公告)号：JP6224199B2

公开(公告)日：2017-11-01

申请号：JP2016205950

申请日：2016-10-20

申请人： 株式会社半導体エネルギー研究所

发明人： 西島 辰司

IPC分类号： G11C14/00 ,  H01L29/786 ,  H03K3/037

CPC分类号： G11C11/412

公开(公告)号：JP2017191952A

公开(公告)日：2017-10-19

申请号：JP2017144172

申请日：2017-07-26

申请人： ルネサスエレクトロニクス株式会社

发明人： 長田 健一 ,  南 正隆 ,  池田 修二 ,  石橋 孝一郎

IPC分类号： H01L27/11 ,  H01L21/8244

CPC分类号： H01L27/1104 ,  G11C11/412 ,  G11C11/417 ,  H01L27/11 ,  H01L29/4916 ,  H01L29/783 ,  Y10S257/904

摘要： 【課題】本発明は、従来のSRAMメモリセルでは、Pウエル領域の基板へのコンタクトをとるために、拡散層の形を鍵状に曲げる必要があった。このため、対称性が悪く微細化が困難であるという問題があった。 【解決手段】SRAMセルを構成するインバータが形成されたPウエル領域PW1、PW2が2つに分割されてNウエル領域NW1の両側に配置され、トランジスタを形成する拡散層に曲がりがなく、配置方向が、ウエル境界線やビット線に平行に走るように形成される。アレイの途中には、基板への電源を供給するための領域が、メモリセル32ローあるいは、64ロー毎に、ワード線と平行に形成される。 【選択図】図1

公开(公告)号：JPWO2016024527A1

公开(公告)日：2017-08-31

申请号：JP2016542556

申请日：2015-08-06

申请人： 国立研究開発法人科学技術振興機構 ,  公益財団法人神奈川科学技術アカデミー

发明人： 菅原　聡 ,  聡 菅原 ,  悠介 周藤 ,  悠介 周藤 ,  山本　修一郎 ,  修一郎 山本

IPC分类号： G11C11/15 ,  G11C11/412

CPC分类号： G11C14/0081 ,  G11C11/412

摘要： 各々のセルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有し、複数の行および複数の列に、前記複数の行が分割された各々が1または複数の行を含む複数のバンクを形成するように配列された複数のセルと、前記複数の行を順にストア動作し、前記複数のバンクのうちストア動作される行を含む第1バンクのセルの電源に供給される電圧を第1電圧とし、前記複数のバンクのうち前記第1バンク以外のセルの電源に供給される電圧を前記第1電圧より低く前記双安定回路のデータが維持される第2電圧とする制御部と、を具備することを特徴とする記憶回路。