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    半導体装置
    4.
    发明专利
    半導体装置 审中-公开
    半导体器件

    公开(公告)号：JP2015222607A

    公开(公告)日：2015-12-10

    申请号：JP2014105855

    申请日：2014-05-22

    Applicant: ルネサスエレクトロニクス株式会社

    Inventor： 山本 芳樹

    IPC: H01L21/8244 ,  H01L27/11 ,  H01L21/8238 ,  H01L27/092 ,  H01L27/08 ,  H01L27/10 ,  G11C11/413 ,  G11C11/41

    CPC classification number: G11C11/419 ,  G11C5/025 ,  G11C5/04 ,  G11C5/063 ,  G11C7/18 ,  H01L21/84 ,  H01L27/1108 ,  H01L27/1203 ,  G11C11/4097 ,  G11C11/413 ,  G11C2207/2227

    Abstract: 【課題】薄膜BOX−SOI構造のSRAMを内蔵した半導体装置において、データを保持して動作状態とスタンバイ状態とを切り替える。 【解決手段】閾値電圧が低い状態の動作モード(Active mode)と、閾値電圧が高い状態のスタンバイモード(Standby mode)との間に中間モードを設定し、動作モードからスタンバイモードへ移行する際は、動作モードの閾値電圧から、一旦中間モードの閾値電圧に上げて、その後、中間モードの閾値電圧からスタンバイモードの閾値電圧に上げる。また、スタンバイモードから動作モードへ移行する際は、スタンバイモードの閾値電圧から、一旦中間モードの閾値電圧に下げて、その後、中間モードの閾値電圧から動作モードの閾値電圧に下げる。 【選択図】図5

    Abstract translation: 要解决的问题：提供一种包括具有薄膜BOX-SOI结构的内置SRAM的半导体器件，其能够在保持数据的同时在活动状态和待机状态之间切换。解决方案：将中间模式设置在 阈值电压低的活动模式和阈值电压高的待机模式。 在从活动模式转换到待机模式时，临时电压从活动模式中的阈值电压增加到中间模式中的阈值电压，然后从中间模式的阈值电压增加到待机模式。 在从待机模式转换到主动模式时，阈值电压从待机模式中的阈值电压暂时降低到中间模式中的阈值电压，然后从中间模式的阈值电压降低到活动模式中的阈值电压。

    Multiport memory with matching address and data line control
    6.
    发明专利
    Multiport memory with matching address and data line control 有权
    具有匹配地址和数据线控制的多重存储器

    公开(公告)号：JP2014135111A

    公开(公告)日：2014-07-24

    申请号：JP2013267676

    申请日：2013-12-25

    Applicant: Freescale Semiconductor Inc ,  フリースケール セミコンダクター インコーポレイテッド

    Inventor： PERRY H PELLEY

    IPC: G11C11/413

    CPC classification number: G11C7/12 ,  G11C7/18 ,  G11C8/16 ,  G11C11/412 ,  G11C11/413

    Abstract: PROBLEM TO BE SOLVED: To provide an improved multiport SRAM.SOLUTION: In a multiple port SRAM 10, a first bit cell 38 is coupled to a first word line WL0A and a second word line WL0B and a first bit line pair BL0A/BL0Ab and a second bit line pair BL0B/BL0Bb. A first data line pair DLA, DLAb is coupled to the first bit line pair via first switching logic 52, 54. A second data line pair DLB, DLBb is coupled to the first bit line pair via second switching logic 56, 58 and to the second bit line pair via third switching logic 60, 62. If a row address match but not a column address match exists between a first access address and a second access address, the second switching logic selectively connects the second data line pair with the first bit line pair based on a first decoded signal generated from the column address of the second access address, and the third switching logic decouples the second data line pair from the second bit line pair.

    Abstract translation: 要解决的问题：提供改进的多端口SRAM。解决方案：在多端口SRAM 10中，第一位单元38耦合到第一字线WL0A和第二字线WL0B以及第一位线对BL0A / BL0Ab，以及 第二位线对BL0B / BL0Bb。 第一数据线对DLA，DLAb经由第一开关逻辑52,54耦合到第一位线对。第二数据线对DLB，DLBb经由第二开关逻辑56,58耦合到第一位线对，并且耦合到 第二位线对，经由第三切换逻辑60,62。如果在第一访问地址和第二访问地址之间存在行地址匹配而不是列地址匹配，则第二切换逻辑选择性地将第二数据线对与第一位 基于从第二存取地址的列地址生成的第一解码信号，并且第三开关逻辑将第二数据线对与第二位线对去耦。

    Semiconductor memory and method for controlling semiconductor memory
    7.
    发明专利
    Semiconductor memory and method for controlling semiconductor memory 审中-公开
    用于控制半导体存储器的半导体存储器和方法

    公开(公告)号：JP2014041668A

    公开(公告)日：2014-03-06

    申请号：JP2012182544

    申请日：2012-08-21

    Applicant: Fujitsu Semiconductor Ltd ,  富士通セミコンダクター株式会社

    Inventor： OZAWA TAKASHI

    IPC: G11C11/413 ,  G11C11/41

    CPC classification number: G11C11/419 ,  G11C8/08 ,  G11C11/412 ,  G11C11/413 ,  G11C2207/002

    Abstract: PROBLEM TO BE SOLVED: To suppress data corruption of a memory cell.SOLUTION: Bit line potential detection circuits BD00, BD01 are respectively connected to bit line pairs B00, xB00, B01, xB01. Bit line potential detection circuits BD10, BD11 are respectively connected to bit line pairs B10, xB10, B11, xB11. The bit line potential detection circuits BD00 to BD11 detect potential differences of the bit line pairs B00, xB00 to B00, xB11, and output detection signals DS00 to DS11 of levels corresponding to detection results. A word line voltage adjustment circuit 31 outputs a level adjustment signal WLC on the basis of detection signals DS00 to DS11 of the bit line potential detection circuits BD00 to BD11. A word line driver 21 connected to a selected word line WL0 supplies a high potential power supply voltage or a voltage lower than the high potential power supply voltage by a predetermined value to the word line WL0 in accordance with the level adjustment signal WLC.

    Abstract translation: 要解决的问题：抑制存储单元的数据损坏。解决方案：位线电位检测电路BD00，BD01分别连接到位线对B00，xB00，B01，xB01。 位线电位检测电路BD10，BD11分别连接到位线对B10，xB10，B11，xB11。 位线电位检测电路BD00〜BD11检测与检测结果对应的电平的位线对B00，xB00〜B00，xB11以及输出检测信号DS00〜DS11的电位差。 字线电压调整电路31根据位线电位检测电路BD00〜BD11的检测信号DS00〜DS11输出电平调整信号WLC。 连接到所选字线WL0的字线驱动器21根据电平调节信号WLC将高电位电源电压或低于高电位电源电压的电压提供给字线WL0。

    Semiconductor storage device
    8.
    发明专利
    Semiconductor storage device 有权
    半导体存储设备

    公开(公告)号：JP2014038673A

    公开(公告)日：2014-02-27

    申请号：JP2012179723

    申请日：2012-08-14

    Applicant: Toshiba Corp ,  株式会社東芝

    Inventor： MIDORIKAWA TAKESHI ,  OTSUKA NOBUAKI

    IPC: G11C11/413

    CPC classification number: G11C11/419 ,  G11C8/08 ,  G11C11/413

    Abstract: PROBLEM TO BE SOLVED: To provide a semiconductor storage device capable of suppressing rush current when the power is turned on.SOLUTION: A word line potential-fixing circuit 10 fixes the potentials of word lines wl_0 to wl_m to low level so that, when the power of a memory cell MC is turned on, the memory cell MC is not subjected to row selection before the power of the memory cell MC is completely turned on, and releases fixing of the potentials of the word lines wl_0 to wl_m when the power of the memory cell MC is completely turned on.

    Abstract translation: 要解决的问题：提供能够抑制电源接通时的冲击电流的半导体存储装置。解决方案：字线电位固定电路10将字线w1_0至w1_m的电位固定为低电平，使得当 存储单元MC的功率导通，在存储单元MC的功率完全导通之前，存储单元MC不进行行选择，并且当功率为w1_m时，释放字线w1_0的电位到wl_m的定影 存储单元MC完全导通。

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