公开(公告)号：KR1020150056439A

公开(公告)日：2015-05-26

申请号：KR1020140036961

申请日：2014-03-28

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 밍취이리우 ,  웨이-항후앙 ,  유-싱창 ,  창-밍유 ,  웨이청유 ,  쉬-창리우 ,  청해리학레이 ,  치아-슝트사이 ,  류-리앙리

IPC: H01L29/78 ,  H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/30604 ,  H01L21/31051 ,  H01L21/31111 ,  H01L21/76224 ,  H01L27/11521 ,  H01L27/11546 ,  H01L27/11548 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11575 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/42344 ,  H01L29/4916 ,  H01L29/66545 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/788 ,  H01L29/7881 ,  H01L29/792 ,  H01L29/783 ,  H01L29/7836

Abstract: 방법은메모리디바이스영역에플래시메모리셀을위한선택게이트및 제어게이트를형성하는단계를포함한다. 선택게이트및 제어게이트는반도체기판위에있다. 보호층이선택게이트및 제어게이트를커버하도록형성된다. 적층된층들이로직디바이스영역에형성되고, 여기서적층된층들은선택게이트및 제어게이트를오버랩하도록연장된다. 적층된층들은로직디바이스영역에로직디바이스를위한게이트스택을형성하도록패턴화된다. 패턴화이후에, 에칭단계가메모리디바이스영역의경계영역에서적층된층들의잔여물을에칭하도록수행된다. 에칭단계이후에, 보호층이메모리디바이스영역에서제거된다. 소스및 드레인영역이플래시메모리셀 및로직디바이스각각을위해형성된다.

Abstract translation: 一种方法包括在存储器件区域中形成闪存单元的选择栅极和控制栅极。 选择栅极和控制栅极在半导体衬底之上。 形成保护层以覆盖选择栅极和控制栅极。 堆叠层形成在逻辑器件区域中，其中堆叠层延伸以与选择栅极和控制栅极重叠。 将堆叠的层图案化以形成逻辑器件区域中的逻辑器件的栅极堆叠。 在图案化之后，执行蚀刻步骤以蚀刻存储器件区域的边界区域中的堆叠层的残余物。 在蚀刻步骤之后，从存储器件区域去除保护层。 为闪存单元和逻辑器件中的每一个形成源区和漏区。

公开(公告)号：KR1020150014577A

公开(公告)日：2015-02-09

申请号：KR1020130089833

申请日：2013-07-29

Applicant: 삼성전자주식회사

Inventor： 이명재 ,  조성호 ,  김호정 ,  박영수 ,  서형석 ,  유인경

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/788 ,  G06N3/049 ,  G06N3/063 ,  G11C11/54 ,  G11C11/5685 ,  G11C13/0007 ,  G11C14/0063 ,  G11C16/0433 ,  G11C2213/15 ,  G11C2213/53 ,  H01L27/11521 ,  H01L28/00 ,  H01L29/408 ,  H01L29/42324 ,  H01L29/51 ,  H01L29/512 ,  H01L29/517 ,  H01L29/685 ,  H01L29/78 ,  H01L45/085 ,  H01L45/1206 ,  H01L45/147 ,  H01L27/2436 ,  H01L45/04 ,  H01L45/146

Abstract: 비휘발성 메모리 트랜지스터 및 이를 포함하는 소자에 관해 개시되어 있다. 개시된 비휘발성 메모리 트랜지스터는 채널과 게이트전극 사이에 이온종 이동층을 구비할 수 있다. 상기 이온종 이동층 내에서 이온종이 이동됨에 따라, 상기 메모리 트랜지스터의 문턱전압이 변화될 수 있다. 그 결과, 상기 메모리 트랜지스터는 멀티-레벨(multi-level) 특성을 가질 수 있다. 상기 이온종 이동층은 바이폴라 메모리층을 포함할 수 있다. 상기 메모리 트랜지스터는, 예컨대, 시냅스 소자(synapse device)나 뇌신경모사 소자(neuromorphic device)에 적용될 수 있다.

Abstract translation: 公开了一种非易失性存储晶体管及包括其的器件。 非易失性存储晶体管可以包括通道和栅电极之间的离子种类移动层。 当离子种类在离子种类移动层中移动时，可以改变存储晶体管的阈值电压。 结果，存储晶体管可以具有多电平特性。 离子种类移动层可以包括双极存储层。 例如，存储晶体管可以应用于突触装置或神经形态装置。

公开(公告)号：KR1020140125131A

公开(公告)日：2014-10-28

申请号：KR1020130042914

申请日：2013-04-18

Applicant: 에스케이하이닉스 주식회사

Inventor： 박성근

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/788 ,  H01L21/28273 ,  H01L21/823828 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11546 ,  H01L29/7881 ,  H01L21/823892 ,  H01L27/11526

Abstract: 본 기술은 집적도를 향상시킴과 동시에 로직공정에 부합하여 별도의 추가공정 없이 제조할 수 있는 비휘발성 메모리 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해, 기판상에 형성된 멀티 핑거 타입의 컨트롤게이트; 상기 기판상에 형성되어 상기 컨트롤게이트와 갭을 갖고 이웃하는 멀티 핑거 타입의 플로팅게이트; 및 상기 컨트롤게이트 및 상기 플로팅게이트 측벽에 형성되어 상기 갭을 갭필하는 스페이서를 포함하는 비휘발성 메모리 장치를 제공한다.

Abstract translation: 非易失性存储器件及其制造方法技术领域本发明涉及一种非易失性存储器件及其制造方法，该非易失性存储器件可以通过提高集成度和与逻辑工艺相一致的方式制造而不需要额外的 非易失性存储装置包括：形成在基板上的多指型控制栅; 多指型浮栅，其形成在基板上并与控制栅相邻，并具有间隙; 以及间隔件，其形成在控制栅极和浮动栅极的侧壁上并填充间隙。

公开(公告)号：KR1020140081390A

公开(公告)日：2014-07-01

申请号：KR1020120151081

申请日：2012-12-21

Applicant: 에스케이하이닉스 주식회사

Inventor： 권영준

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: G11C16/0441 ,  G11C16/3477 ,  H01L29/42324 ,  H01L29/66825 ,  H01L29/7887 ,  H01L21/28273 ,  H01L21/823493 ,  H01L27/11521 ,  H01L29/788

Abstract: The present technique is to provide a nonvolatile memory device which prevents over erase and increases the degree of integration at the same time and a method of fabricating the same. The present technique provides a nonvolatile memory device which comprises a select gate which is formed on a substrate; floating gates which are formed in the sidewall of the select gate and are separated from each other to be independently programmable; and bonding regions which are formed on the substrate and are adjacent to each of the floating gates.

Abstract translation: 本技术是提供一种防止过度擦除并同时增加集成度的非易失性存储器件及其制造方法。 本技术提供了一种非易失性存储器件，其包括形成在衬底上的选择栅极; 形成在选择栅极的侧壁中并且彼此分离以便可独立编程的浮置栅极; 以及形成在基板上并与每个浮动栅极相邻的接合区域。

公开(公告)号：KR1020140029055A

公开(公告)日：2014-03-10

申请号：KR1020120096722

申请日：2012-08-31

Applicant: 에스케이하이닉스 주식회사

Inventor： 오정섭

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/764 ,  H01L27/11521 ,  H01L29/408 ,  H01L29/66825 ,  H01L29/788 ,  H01L29/7881 ,  H01L21/7682

Abstract: Provided are a nonvolatile semiconductor device and a method for fabricating the same. According to one embodiment of the present invention, the nonvolatile semiconductor device includes a gate structure which is formed on a substrate and includes a tunnel insulating layer, a successively stacked floating gate, an integrate dielectric, and a control gate; a protection layer formed on the sidewall of the floating gate; and a second insulating layer which has an air gap formed between the gate structures and covers the gate structure. The adhesion between the second insulating layer and the protection layer is less than that between the second insulating layer and the gate structure.

Abstract translation: 提供一种非易失性半导体器件及其制造方法。 根据本发明的一个实施例，非易失性半导体器件包括栅极结构，其形成在衬底上并且包括隧道绝缘层，依次堆叠的浮置栅极，集成电介质和控制栅极; 保护层，形成在浮动栅极的侧壁上; 以及第二绝缘层，其在所述栅极结构之间形成有覆盖所述栅极结构的气隙。 第二绝缘层和保护层之间的粘合力小于第二绝缘层和栅极结构之间的粘合力。

公开(公告)号：KR1020140027904A

公开(公告)日：2014-03-07

申请号：KR1020137011088

申请日：2011-12-08

Applicant: 테크니쉐 유니베르시타트 베를린

Inventor： 프로페서닥터빔베르크,디에터 ,  젤러,마틴 ,  노보진,토비아스 ,  마렌트,안드레아스

IPC: H01L29/12 ,  H01L29/66 ,  H01L29/68 ,  H01L29/778

CPC classification number: B82Y10/00 ,  H01L29/66825 ,  H01L29/788 ,  H01L29/803

Abstract: 본 발명의 실시예는 2개의 외부 반도체 층들(120, 125) 사이에 끼인 내부 반도체 층(115)을 갖는 변형된 더블-헤테로구조체(110)를 포함하는 메모리에 관한 것으로, 내부 반도체 층의 격자 상수는 외부 반도체 층들의 격자 상수와 상이하고, 더블-헤테로구조체 내의 결과적인 격자 변형(strain)은 내부 반도체 층 내부에 적어도 하나의 양자점의 형성을 유도하며, 상기 적어도 하나의 양자점은 전하 캐리어들을 그 안에 저장할 수 있고, 격자 변형에 기인하여, 적어도 하나의 양자점은 1.15 eV 이상의 방출 장벽(Eb)을 가지며, 1000 nm
3 당 적어도 3개의 에너지 상태들의 에너지 상태 밀도(energy state density)를 제공하고, 상기 모든 적어도 3개의 에너지 상태들(186)은 50 meV 이하의 에너지 밴드(DeltaWb) 내에 위치된다.

公开(公告)号：KR1020130116099A

公开(公告)日：2013-10-23

申请号：KR1020120038267

申请日：2012-04-13

Applicant: 삼성전자주식회사

Inventor： 이정길 ,  임태수 ,  임현석 ,  윤기현 ,  한혁 ,  이명범

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/788 ,  H01L21/28273 ,  H01L27/11529 ,  H01L29/42332 ,  H01L29/4925 ,  H01L29/4958 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7881

Abstract: PURPOSE: A semiconductor device and a method for fabricating the same are provided to obtain low resistivity by positioning a metal pattern on a boundary layer. CONSTITUTION: A first polysilicon pattern is arranged on a substrate. A metal pattern (9) is arranged on the first polysilicon pattern. A boundary layer (7) is formed between the first polysilicon pattern and the metal pattern. The boundary layer includes at least one among a metal silicon nitride oxide layer, a metal silicon oxide layer, and a metal silicon nitride layer. A metal in the boundary layer is same as a metal of the metal pattern.

Abstract translation: 目的：提供一种半导体器件及其制造方法，通过将金属图案定位在边界层上来获得低电阻率。 构成：在衬底上布置第一多晶硅图案。 金属图案（9）布置在第一多晶硅图案上。 在第一多晶硅图案和金属图案之间形成边界层（7）。 边界层包括金属氮氧化硅层，金属氧化硅层和金属氮化硅层中的至少一种。 边界层中的金属与金属图案的金属相同。

公开(公告)号：KR1020130020848A

公开(公告)日：2013-02-28

申请号：KR1020137002168

申请日：2011-06-20

Applicant: 가부시키가이샤 히타치세이사쿠쇼

Inventor： 히사모또,디그 ,  사이또,신이찌 ,  시마,아끼오 ,  요시모또,히로유끼

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/1203 ,  G11C11/412 ,  G11C16/0408 ,  H01L21/8249 ,  H01L21/84 ,  H01L23/535 ,  H01L27/0623 ,  H01L27/0705 ,  H01L27/092 ,  H01L27/1025 ,  H01L27/1026 ,  H01L27/11 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/0649 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/0847 ,  H01L29/0895 ,  H01L29/1004 ,  H01L29/1033 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7311 ,  H01L29/788 ,  H01L29/792 ,  H01L2924/0002 ,  H01L2924/00 ,  G11C16/0483

Abstract: 지금까지의 MOSFET와 동등한 집적성을 유지하면서, MOSFET에 비해 우수한 스위칭 특성을 갖는, 즉 실온에 있어서 S값이 60㎷/자리수보다 작은 값을 갖는 반도체 소자를 제공한다. MOSFET와, 터널 접합을 갖는 터널 바이폴라 트랜지스터를 조합함으로써, 저전압이라도 게이트 전위 변화에 대하여 드레인 전류가 급준한 변화(S값이 60㎷/자리수보다도 작은)를 나타내는 반도체 소자를 구성한다.

Abstract translation: 提供了与MOSFET相比具有与常规MOSFET相同的可集成性的半导体元件，即在室温下S值小于60mV /阶的优异的开关特性。 组合MOSFET和具有隧道结的隧道双极晶体管配置了一个半导体元件，其相对于栅极电压的变化（S值小于60mV /次）显示出漏极电流的突然变化，即使在 低电压。

公开(公告)号：KR1020130013777A

公开(公告)日：2013-02-06

申请号：KR1020110075573

申请日：2011-07-29

Applicant: 한국기초과학지원연구원 ,  광운대학교 산학협력단

Inventor： 조영훈 ,  조원주 ,  유희욱

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28282 ,  H01L21/28141 ,  H01L21/28273 ,  H01L21/76224 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/788 ,  H01L29/792

Abstract: PURPOSE: A charge trap type non-volatile memory device is provided to improve data storage and writing/erasing characteristic by using a nonvolatile memory having a trench structure. CONSTITUTION: A first tunneling insulating layer(32) which has silicon oxide film having the thickness of 3±0.1nm is formed on a trench channel. A second tunneling insulating layer(33) which has zirconium oxide film having the thickness of 2±0.1nm is formed with the oxide of thickness. A charge trapping layer(34) is formed on the second tunneling insulating layer. A blocking insulation layer(35) is formed on the charge trapping layer. A metal gate electrode(36) is formed on the blocking insulation layer.

Abstract translation: 目的：提供一种电荷阱型非易失性存储器件，以通过使用具有沟槽结构的非易失性存储器来改善数据存储和写入/擦除特性。 构成：在沟槽沟道上形成具有厚度为3±0.1nm的氧化硅膜的第一隧道绝缘层（32）。 形成厚度为2±0.1nm的氧化锆膜的第二隧道绝缘层（33）。 在第二隧道绝缘层上形成电荷俘获层（34）。 在电荷捕获层上形成阻挡绝缘层（35）。 金属栅电极（36）形成在阻挡绝缘层上。

公开(公告)号：KR1020130007483A

公开(公告)日：2013-01-18

申请号：KR1020120071127

申请日：2012-06-29

Applicant: 광주과학기술원

Inventor： 이병훈 ,  황현준

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: G11C11/221 ,  H01L21/28273 ,  H01L21/28291 ,  H01L29/788 ,  H01L29/516

Abstract: PURPOSE: A memory element using a graphene and a manufacturing method thereof are provided to have multi-bit by controlling a number of programming electrodes. CONSTITUTION: A programming electrode(180) is arranged to cross with a graphene layer. A ferroelectric layer(160) is arranged between the graphene layer and the programming electrode. A source electrode(140a) is arranged in one end of the graphene layer. A drain electrode(140b) is arranged in the other end of the graphene layer.

Abstract translation: 目的：使用石墨烯的存储元件及其制造方法通过控制编程电极的数量来提供多位。 构成：编程电极（180）布置成与石墨烯层交叉。 在石墨烯层和编程电极之间布置有铁电层（160）。 源电极（140a）布置在石墨烯层的一端。 漏极电极（140b）布置在石墨烯层的另一端。