公开(公告)号：KR100877261B1

公开(公告)日：2009-01-07

申请号：KR1020070073432

申请日：2007-07-23

申请人： 주식회사 디비하이텍

发明人： 이주현

IPC分类号： H01L27/108 ,  H01L27/04

CPC分类号： H01L21/02329 ,  H01L21/02164 ,  H01L21/0234 ,  H01L21/31155 ,  H01L21/3143 ,  H01L28/40

摘要： A MIM capacitor manufacturing method of semiconductor device is provided to obtain desired capacitance by adjusting the k value of the insulator thin film consisting of the silicon oxide film formed between the bottom electrode and upper electrode. A MIM capacitor manufacturing method of semiconductor device is comprised of steps: forming a bottom electrode(102) on the semiconductor substrate; forming an insulator thin film(104a) on the lower electrode upper surface; adjusting k value of the insulator thin film by performing the plasma doping process to the upper side of the insulator thin film. A plasma doping process is performed under N2 gas of 0.1~2 SLM range and Ar gas of 0.1~1 SLM range, 10 ~600 second, 100~500 .C, 10~300 Pa range, and 700~3300W range. The upper electrode(106a) is formed on the insulator thin film.

摘要翻译： 提供半导体器件的MIM电容器制造方法，以通过调节由形成在底部电极和上部电极之间的氧化硅膜构成的绝缘体薄膜的k值来获得所需的电容。 半导体器件的MIM电容器制造方法包括以下步骤：在半导体衬底上形成底部电极（102）; 在下电极上表面上形成绝缘体薄膜（104a）; 通过对绝缘体薄膜的上侧进行等离子体掺杂处理来调整绝缘体薄膜的k值。 在0.1〜2SLM范围的N 2气体和0.1〜1SLM范围，10〜600秒，100〜500℃，10〜300Pa范围和700〜3300W范围内的Ar气体进行等离子体掺杂工艺。 上电极（106a）形成在绝缘体薄膜上。

公开(公告)号：KR1020080074737A

公开(公告)日：2008-08-13

申请号：KR1020080009255

申请日：2008-01-29

申请人： 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

发明人： 고영건 ,  바이오코,크리스토퍼빈센트 ,  가오,웬즈히 ,  첸,시양동 ,  테,영웨이

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L21/823807 ,  H01L21/31155 ,  H01L21/823864 ,  H01L29/7843 ,  Y10S438/938

摘要： An integrated circuit and an improved method for manufacturing a semiconductor using a stress proximity technique process are provided to reduce a compressive force of one or more NFET(N-type Field-Effect-Transistor) devices by protecting one or more NFET devices when a compressive stress liner is activated. At least one PFET(P-type Field-Effect-Transistor) device(104) includes first sidewall spacers(115A,115B) on at least one side of a first gate electrode(120). At least one NFET device(102) includes first sidewall spacers(114A,114B) formed on at least one side of a second gate electrode(112) and second spacers(116A,116B). Plural NFET and PFET devices are formed on a semiconductor substrate(108). A compressive stress layer covers at least one NFET and PFET devices and includes a nitride layer liner. Relaxation species are implanted into the compressive stress layer covering at least one NFET device to relax compressive stress on at least one NFET device. The relaxation species are not implanted into the compressive stress layer covering at least one PFET device.

摘要翻译： 提供使用应力接近技术工艺制造半导体的集成电路和改进的方法，以通过在压缩时保护一个或多个NFET器件来减小一个或多个NFET（N型场效应晶体管）器件的压缩力 应力衬垫被激活。 至少一个PFET（P型场效应晶体管）器件（104）在第一栅电极（120）的至少一侧上包括第一侧壁间隔物（115A，115B）。 至少一个NFET器件（102）包括形成在第二栅电极（112）和第二间隔物（116A，116B）的至少一侧上的第一侧壁间隔物（114A，114B）。 在半导体衬底（108）上形成多个NFET和PFET器件。 压应力层覆盖至少一个NFET和PFET器件，并且包括氮化物层衬垫。 将放松物质植入到覆盖至少一个NFET器件的压应力层中，以缓和至少一个NFET器件上的压应力。 松弛物质不被植入到覆盖至少一个PFET器件的压应力层中。

公开(公告)号：KR1020080062733A

公开(公告)日：2008-07-03

申请号：KR1020060138817

申请日：2006-12-29

申请人： 에스케이하이닉스 주식회사

发明人： 은병수

IPC分类号： H01L21/31 ,  H01L21/3205

CPC分类号： H01L21/82345 ,  H01L21/31155 ,  H01L21/32055 ,  H01L21/324

摘要： A method for fabricating a dual poly gate in a semiconductor device is provided to prevent lifting of a hard mask layer by placing a buffer oxidation layer between a metal silicide layer, a metal layer, and a hard mask layer. A method for fabricating a dual poly gate in a semiconductor device comprises the steps of: forming a gate insulation layer(202) on a semiconductor substrate(200) having a first region(A) and a second region(B); fabricating a poly silicon layer of a first conduction type(208) in the first region and a poly silicon layer of a second conduction type(204) in the second region; depositing a gate metal layer(210) on the poly silicon layer; forming a buffer oxidation layer(212) on the gate metal layer; and forming a hard mask layer(214) on the buffer oxidation layer.

摘要翻译： 提供了一种在半导体器件中制造双重多晶硅栅极的方法，以通过在金属硅化物层，金属层和硬掩模层之间放置缓冲氧化层来防止硬掩模层的提升。 一种在半导体器件中制造双重多晶硅栅极的方法，包括以下步骤：在具有第一区域（A）和第二区域（B）的半导体衬底（200）上形成栅极绝缘层（202） 在所述第一区域中制造第一导电类型（208）的多晶硅层和所述第二区域中的第二导电类型（204）的多晶硅层; 在所述多晶硅层上沉积栅极金属层（210）; 在所述栅极金属层上形成缓冲氧化层（212）; 以及在所述缓冲氧化层上形成硬掩模层（214）。

公开(公告)号：KR100700279B1

公开(公告)日：2007-03-26

申请号：KR1020050131228

申请日：2005-12-28

申请人： 동부일렉트로닉스 주식회사

发明人： 김흥진

IPC分类号： H01L21/8246 ,  H01L27/112

CPC分类号： H01L27/11253 ,  H01L21/31155

摘要： A method for manufacturing a flat NOR mask ROM is provided to remove an upper portion from an insulating layer by performing a wet etching process without an etch back process and a CMP process using an As ion implantation on the insulating layer. A gate conductive layer(220) is formed on a semiconductor substrate(200) via a gate insulating layer(210). An oxide layer(230) is formed on the resultant structure. A spacer insulating layer(240) is formed on the oxide layer. An insulating layer(250) for filling a gap between adjacent portions of the conductive layer is formed on the entire surface of the resultant structure. An As ion implantation process is performed on the insulating layer. A wet etching process is performed on the resultant structure to remove the ion implanted portion from the insulating layer.

摘要翻译： 提供了一种用于制造扁平NOR掩模ROM的方法，通过在绝缘层上进行无蚀刻工艺和使用As离子注入的CMP工艺进行湿蚀刻工艺，从绝缘层去除上部部分。 通过栅极绝缘层（210）在半导体衬底（200）上形成栅极导电层（220）。 在所得结构上形成氧化物层（230）。 在氧化物层上形成间隔绝缘层（240）。 在所得结构的整个表面上形成用于填充导电层的相邻部分之间的间隙的绝缘层（250）。 An在绝缘层上进行As离子注入工艺。 对所得到的结构进行湿蚀刻处理，以从绝缘层去除离子注入部分。

公开(公告)号：KR1020060078195A

公开(公告)日：2006-07-05

申请号：KR1020040117333

申请日：2004-12-30

申请人： 매그나칩 반도체 유한회사

发明人： 이광호

IPC分类号： H01L21/76

CPC分类号： H01L21/76224 ,  H01L21/31155

摘要： 본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 모우트가 형성된 영역에 스트링거가 유발되는 현상을 방지하기 위하여, 패드산화막 및 패드질화막의 적층구조가 형성된 반도체기판에 트렌치를 형성하고 상기 트렌치 표면을 산화시킨 다음, 상기 트렌치를 매립하는 소자분리용 산화막을 형성하고 전체표면상부에 TEOS ( tetra ethyl ortho silicate ) 산화막을 형성하고 불순물을 임플란트한 다음, 상기 TEOS 산화막, 패드질화막 및 패드산화막을 습식 방법으로 제거함으로써 모우트 형성 부분의 측벽과 저부가 이루는 각을 90 도 이상보다 크게 하여 스트링거의 유발을 방지할 수 있도록 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

公开(公告)号：KR1020060053335A

公开(公告)日：2006-05-22

申请号：KR1020040093005

申请日：2004-11-15

申请人： 삼성전자주식회사

发明人： 한정희 ,  조훈영 ,  김정우 ,  박찬진 ,  오종수 ,  조기현 ,  최석호 ,  엘리먼,로버트지

IPC分类号： H01L27/115

CPC分类号： H01L21/31155 ,  B82Y10/00 ,  G11C16/0466 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/42332 ,  H01L29/7881 ,  H01L29/66825

摘要： 이온주입을 이용한 비휘발성 메모리 소자 제조 방법 및 이에 따른 소자를 제시한다. 본 발명에 따르면, 반도체 기판 상에 유전층을 형성하고, 유전층 내에 실리콘(Si) 또는 저매니움(Ge)을 이온주입하여 전하포획자리로 사용될 이온주입층을 형성한다. 이후에, 어닐링(annealing) 과정을 수행할 수 있다. 유전층 상에 트랜지스터 형성 과정을 계속 수행할 수 있다.
비휘발성 메모리, 컨트롤 게이트, SONOS, 나노결정질체, 메모리 윈도우

公开(公告)号：KR1020060032860A

公开(公告)日：2006-04-18

申请号：KR1020040081852

申请日：2004-10-13

申请人： 에스케이하이닉스 주식회사

发明人： 우원식

IPC分类号： H01L27/115

CPC分类号： H01L21/31155 ,  H01L21/28044

摘要： 본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 소자 분리막을 형성한 후 웰 및 문턱 전압 조절 이온 주입 공정을 실시함으로써 공정을 단순화시킬 수 있고, 성능을 향상시킬 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법이 제시된다.

NAND 플래쉬, 소자 분리막, 웰

公开(公告)号：KR100508867B1

公开(公告)日：2005-08-17

申请号：KR1020030098380

申请日：2003-12-27

申请人： 동부일렉트로닉스 주식회사

发明人： 김학동

IPC分类号： H01L21/8238

CPC分类号： H01L29/6659 ,  H01L21/2255 ,  H01L21/26586 ,  H01L21/31155 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823864 ,  H01L29/1083 ,  H01L29/6656

摘要： 본 발명의 p채널형 모스 트랜지스터의 제조 방법은, 반도체 기판 위에 게이트 절연막 패턴 및 게이트 도전막 패턴이 순차적으로 적층된 구조체를 형성하는 단계와, 게이트 도전막 패턴 측면에 제1 옵셋 스페이서막을 형성하는 단계와, 반도체 기판, 제1 옵셋 스페이서막 및 게이트 도전막 패턴을 덮는 제2 옵셋 스페이서막용 절연막을 형성하는 단계와, 제1 이온 주입 공정을 수행하여 제2 옵셋 스페이서막용 절연막 내에 p형 불순물 이온을 주입시키는 단계와, 스페이서막 형성 공정을 수행하여 제1 옵셋 스페이서막 위의 제2 옵셋 스페이서막 및 게이트 스페이서막을 형성하는 단계와, 열처리 공정을 수행하여 주입된 p형 불순물 이온을 반도체 기판 내로 확산시켜 소스/드레인 연장 영역을 형성하는 단계와, 그리고 게이트 스페이서막을 이온 주입 장벽층으 로 한 제2 이온 주입 공정을 수행하여 소스/드레인 영장 영역을 관통하는 소스/드레인 영역을 형성하는 단계를 포함한다.

公开(公告)号：KR1020050077926A

公开(公告)日：2005-08-04

申请号：KR1020040005605

申请日：2004-01-29

申请人： 삼성전자주식회사

发明人： 이철

IPC分类号： H01L29/78

CPC分类号： H01L29/785 ,  H01L21/2254 ,  H01L21/31155 ,  H01L29/4234

摘要： 본 발명은 리프레쉬 특성을 향상시킬 수 있는 전계효과 트랜지스터의 제조방법에 대하여 개시한다. 그의 제조방법은, 벌크 실리콘 기판으로부터 돌출되는 담장 모양의 핀 활성영역을 형성하는 단계와, 상기 핀 활성영역이 형성된 상기 벌크 실리콘 기판의 전면에 소자 분리막을 형성하고 평탄화하는 단계와, 상기 소자 분리막이 형성된 벌크 실리콘 기판 상에 포토레지스트를 도포하고 상기 핀 활성영역과 교차하도록 패터닝한 후 상기 포토레지스트를 식각 마스크로 사용하여 소정 깊이의 상기 소자 분리막을 제거하는 단계와, 상기 소자분리 산화막 또는 포토레지스트를 이온주입 마스크로 사용하여 상기 핀 활성영역의 측벽에 제1 불순물을 선택적으로 이온주입하여 제1 불순물 영역을 형성하고 상기 포토레지스트를 제거하는 단계와, 상기 제1 불순물 영역이 형성된 상기 핀 활성영역 상에 게이트 절연막을 형성하고, 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 이온주입 마스크로 사용하고 상기 제1 불순물과 반대의 도전성을 갖는 제2 불순물을 이온주입하여 소스 영역 및 드레인 영역에 제2 불순물 영역을 형성하는 단계를 포함하여 이루어진다.

公开(公告)号：KR100390951B1

公开(公告)日：2003-07-10

申请号：KR1019990065015

申请日：1999-12-29

申请人： 에스케이하이닉스 주식회사

发明人： 이석재

IPC分类号： H01L21/283

CPC分类号： H01L21/76834 ,  H01L21/31155 ,  H01L21/316 ,  H01L21/76814 ,  H01L21/76825 ,  H01L21/76831 ,  H01L21/76832 ,  H01L21/76849 ,  H01L21/76888

摘要： A method for manufacturing a copper interconnection includes the steps of preparing an active matrix provided with a substrate, an insulating layer and an opening formed with a predetermined shape through the insulating layer, forming a first aluminum oxide layer on surfaces of the opening and the insulating layer, forming a first conductive barrier layer on the first aluminum oxide layer, forming a copper layer into the opening and on the first conductive barrier layer, polishing back the copper layer to a top surface of the insulating layer, thereby obtaining a copper interconnection within the opening and a first double diffusion barrier layer provided with the first aluminum oxide layer and the first conductive barrier layer, and forming a second diffusion barrier layer on the copper interconnection and the insulating layer.

摘要翻译： 用于制造铜互连的方法包括以下步骤：准备具有衬底，绝缘层和穿过绝缘层形成为具有预定形状的开口的有源矩阵，在开口和绝缘体的表面上形成第一氧化铝层 在第一氧化铝层上形成第一导电阻挡层;在开口中和第一导电阻挡层上形成铜层;将铜层抛光回绝缘层的上表面， 所述开口以及设置有所述第一氧化铝层和所述第一导电阻挡层的第一双扩散阻挡层，以及在所述铜互连和所述绝缘层上形成第二扩散阻挡层。