公开(公告)号：KR101899556B1

公开(公告)日：2018-10-04

申请号：KR1020120011487

申请日：2012-02-03

申请人： 에스케이하이닉스 시스템아이씨 주식회사

发明人： 박성근

IPC分类号： H01L29/72 ,  H01L29/78 ,  H01L21/336

CPC分类号： H01L29/7801 ,  H01L21/3105 ,  H01L21/32 ,  H01L21/76 ,  H01L21/823814 ,  H01L21/82385 ,  H01L21/823857 ,  H01L21/8249 ,  H01L27/0623

摘要： 간단한공정으로 LDMOS 소자의낮은온 저항(Ron) 특성을확보하고, 로직영역의고밀도를구현할수 있는 BCDMOS 소자와그 제조방법이개시된다. 본발명의 BCDMOS 소자의제조방법은, 소자의스위칭컨트롤을위한로직(logic) 소자가형성될로직영역과고전력소자가형성될고전압영역을포함하는제1 도전형의반도체기판의선택된영역에제1 도전형의불순물영역들과제2 도전형의불순물영역들을형성하는단계와, 웰영역들이형성된반도체기판상에, 소자분리막이형성될영역을한정하는마스크층을형성하는단계와, 마스크층에의해노출된영역의반도체기판에트렌치소자분리막을형성하는단계와, 고전력소자의필드절연층이형성될영역을노출하도록마스크층을식각하는단계와, 트렌치소자분리막이치밀화(densification)되도록반도체기판을열처리하는단계와, 마스크층을제거한후, 반도체기판의선택된영역에제1 도전형의웰 영역및 제2 도전형의웰 영역들을형성하는단계, 및반도체기판상에로직소자및 고전력소자의게이트를형성하는단계를포함한다.

公开(公告)号：KR1020160090982A

公开(公告)日：2016-08-02

申请号：KR1020150010847

申请日：2015-01-22

申请人： 삼성디스플레이 주식회사

发明人： 김종윤

IPC分类号： H01L21/203 ,  H01L21/02 ,  H01L21/32

CPC分类号： C23C14/564 ,  C23C14/34 ,  H01J37/3447 ,  H01J37/3488 ,  H01L21/203 ,  H01L21/02266 ,  H01L21/32

摘要： 본발명은성막되는필름(film)이떨어져등 피엠(P.M) 주기단축을방지하는것이가능하도록, 기판이외의챔버벽면에실드마스크를장착하기위한것으로, 고정볼트와부싱, 캡걸이및 실드캡으로구성하되, 상기캡 걸이나실드캡 중하나는비대칭편심구조를적용하여체결시 상기실드캡의결합마진(margin)이상기실드마스크의고정홀 주변사방을차폐할수 있도록한 박막증착용실드마스크장착구를제공한다.

摘要翻译： 本发明是将屏蔽掩模安装在除了基板之外的室壁上，从而可以防止由于沉积膜剥离引起的预防性维护（PM）循环的缩短。 本发明提供一种用于薄膜沉积的屏蔽罩安装配件，其包括固定螺栓，衬套，帽钩和屏蔽罩，其中不对称偏心结构被施加到帽钩或屏蔽盖中的一个上，使得耦合 在耦合的情况下，屏蔽帽的边缘可以屏蔽屏蔽罩的固定孔的周围。

公开(公告)号：KR1020160077347A

公开(公告)日：2016-07-04

申请号：KR1020140186308

申请日：2014-12-22

申请人： 삼성전자주식회사

发明人： 서형원 ,  문대현 ,  이주영 ,  김일권 ,  정동진

IPC分类号： H01L21/336 ,  H01L29/78

CPC分类号： H01L29/4236 ,  H01L21/26513 ,  H01L21/762 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10876 ,  H01L27/10894 ,  H01L29/0696 ,  H01L29/66575 ,  H01L29/66621 ,  H01L29/66734 ,  H01L21/32 ,  H01L29/78 ,  Y10S148/117

摘要： 반도체소자및 이를제조하는방법을제공한다. 반도체소자의제조방법은, 셀영역및 주변영역을포함하는기판의상부면으로부터제1 깊이이격된제1 타깃위치에제1 도전형의제1 불순물을주입하여, 셀영역및 주변영역에제1 불순물영역을형성하고, 기판상부면으로부터상기제1 깊이보다작은제2 깊이이격된제2 타깃위치에제1 도전형의제2 불순물을주입하여, 셀영역및 주변영역에제2 불순물영역을형성하고, 기판의셀 영역에제1 불순물영역을채널로사용하는셀 트랜지스터를형성하고, 기판의주변영역에제2 불순물영역을채널로사용하는주변트랜지스터를형성하는것을포함한다.

摘要翻译： 提供高度集成的高速半导体器件及其制造方法。 制造半导体器件的方法包括以下步骤：通过在第一目标位置处注入第一导电类型的第一杂质来形成第一杂质区域和第二杂质区域，所述第一导电型第一杂质从第一深度与上层隔开 包括单元区域和单元区域的周边区域的基板的表面; 通过在从所述基板的上表面分离第二深度小于所述第一深度的第二目标位置处注入第一导电类型的第二杂质，在所述单元区域和所述单元区域的周边区域中形成第二杂质区域; 使用所述第一杂质区域作为所述衬底的单元区域中的沟道形成单元晶体管; 以及使用所述第二杂质区域作为所述衬底的周边区域中的沟道来形成外围晶体管。

公开(公告)号：KR1020160044393A

公开(公告)日：2016-04-25

申请号：KR1020140193132

申请日：2014-12-30

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 차이춘시웅 ,  첸밍테

IPC分类号： H01L21/336 ,  H01L21/28

CPC分类号： H01L27/0886 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/26506 ,  H01L21/26513 ,  H01L21/28518 ,  H01L21/324 ,  H01L21/823418 ,  H01L21/823431 ,  H01L21/823814 ,  H01L21/823821 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/167 ,  H01L29/45 ,  H01L29/665 ,  H01L29/6681 ,  H01L29/7848 ,  H01L29/7851 ,  H01L21/32 ,  H01L21/28 ,  Y10S148/117

摘要： 일실시예는반도체디바이스를제조하는방법이며, 이방법은기판위에제1 게이트를형성하는단계, 제1 게이트에인접한기판내에리세스를형성하는단계, 리세스내에변형된재료스택(strained material stack)을에피택셜하게형성시키는단계를포함하며, 변형된재료스택은적어도 3개의층들을포함하고, 적어도 3개의층들각각은도펀트를포함한다. 방법은붕소, 게르마늄, 인듐, 주석또는이들의조합물을포함하는도펀트들을변형된재료스택에공동-주입하는(co-implanting) 단계, 변형된재료스택상에금속층을형성하는단계, 및금속층 및변형된재료스택을어닐링하여, 금속-실리사이드층을형성하는단계를더 포함한다.

摘要翻译： 实施例提供了制造半导体器件的方法。 该方法包括以下步骤：在衬底上形成第一栅极; 在所述基板中形成与所述第一栅极相邻的凹部; 并且在所述凹部中外延地形成应变材料堆叠。 应变材料堆叠包括至少三层，并且至少三层中的每一层包括掺杂剂。 该方法还包括以下步骤：将应变材料堆叠与包含硼，锗，铟，锡或其组合的掺杂剂共注入; 在应变材料堆叠上形成金属层; 以及退火金属层和应变材料堆叠以形成金属硅化物层。

公开(公告)号：KR1020150134493A

公开(公告)日：2015-12-02

申请号：KR1020140061015

申请日：2014-05-21

申请人： 삼성전자주식회사

发明人： 이철

IPC分类号： H01L21/027 ,  G03F7/20 ,  G03F1/76

CPC分类号： H01L29/66477 ,  H01L21/283 ,  H01L21/3081 ,  H01L21/3086 ,  H01L21/31 ,  H01L21/32 ,  H01L21/76224 ,  H01L27/10814 ,  H01L27/10891 ,  H01L21/0274

摘要： 본발명의실시예들에따른 SADP 공정에의해형성되는반도체장치의패턴형성방법에관한것으로, 상기반도체장치의패턴형성방법은기판내에형성된미세패턴들을채우는도전패턴들간의전기적연결을방지할수 있다.

摘要翻译： 根据本发明的实施例，本发明涉及通过自对准双重图案化（SADP）工艺形成的形成半导体器件的图案的方法。 用于形成半导体器件的图案的方法可以防止填充形成在衬底内的微图案的导电图案之间的电连接。 该方法包括以下步骤：在衬底上形成沿一个方向布置的多个第一掩模图案; 形成沿所述一个方向布置在所述第一掩模图案之间的第二掩模图案; 形成包括用于沿所述一个方向连接第一部分的第二部分的牺牲层; 在所述基板上形成修整掩模图案; 并形成彼此间隔开的牺牲图案。

公开(公告)号：KR1020150066058A

公开(公告)日：2015-06-16

申请号：KR1020130151122

申请日：2013-12-06

申请人： 삼성디스플레이 주식회사

发明人： 심승보 ,  유동현 ,  주진호

IPC分类号： G09F9/30 ,  H01L21/027 ,  G03F7/20 ,  G03F1/00

CPC分类号： G03F1/50 ,  G03F1/00 ,  H01L21/0274 ,  H01L21/31144 ,  H01L21/32 ,  H01L27/1214 ,  H01L27/124 ,  H01L27/1248 ,  H01L27/1259 ,  H01L29/66757 ,  H01L51/0541 ,  H01L51/0545

摘要： 제 1영역및 제 2영역을포함하는기판; 상기기판상에형성된게이트배선및 데이터배선; 상기기판상에형성되며, 상기게이트배선및 데이터배선과연결된박막트랜지스터; 상기박막트랜지스터와연결된화소전극;을포함하며, 기제1영역에구비된제1접촉구멍보다상기제2영역에구비된제2접촉구멍의면적이더 큰표시장치를제공한다.

摘要翻译： 本发明包括一种包括第一区域和第二区域的衬底; 形成在基板上的栅极线和数据线; 薄膜晶体管，其形成在所述基板上并连接到所述栅极线和所述数据线; 以及连接到薄膜晶体管的像素电极。 第一区域中的第一接触孔的面积大于第二区域中的第二接触孔的面积。

公开(公告)号：KR1020150059633A

公开(公告)日：2015-06-01

申请号：KR1020140164541

申请日：2014-11-24

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 코치-신 ,  우쳉-시엔 ,  완클레멘트싱젠 ,  리이-징

IPC分类号： H01L21/8238 ,  H01L27/092

CPC分类号： H01L21/823878 ,  H01L21/02236 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/30604 ,  H01L21/30608 ,  H01L21/3065 ,  H01L21/3085 ,  H01L21/31 ,  H01L21/32 ,  H01L21/76224 ,  H01L21/823807 ,  H01L27/0922 ,  H01L29/0653 ,  H01L29/1054 ,  H01L29/161 ,  H01L29/165 ,  H01L29/66575 ,  H01L21/8238

摘要： 디바이스는제1 반도체층, 및상기제1 반도체층위의제2 반도체층을포함한다. 제1 반도체층및 제2 반도체층은상이한물질을포함한다. 반도체지역은제2 반도체층위에있고그리고이와접촉하며, 반도체지역의바닥표면은제2 반도체층의제1 상부표면과접촉한다. 반도체지역및 제2 반도체층은상이한물질을포함한다. 반도체지역의바닥표면은제2 반도체층의 (551) 표면평면과접촉하는경사진부분을갖는다.

摘要翻译： 一种器件包括第一半导体层和第一半导体层上的第二半导体层。 第一半导体层和第二半导体层包括不同的材料。 半导体区域覆盖并接触第二半导体层，其中半导体区域的底表面接触第二半导体层的第一顶表面。 半导体区域和第二半导体层包括不同的材料。 半导体区域的底表面具有接触第二半导体层的（551）表面的倾斜部分。

公开(公告)号：KR1020150013117A

公开(公告)日：2015-02-04

申请号：KR1020147022698

申请日：2012-05-18

申请人： 르네사스 일렉트로닉스 가부시키가이샤

发明人： 야마모또,요시끼 ,  마끼야마,히데끼 ,  츠노무라,다까아끼 ,  이와마쯔,도시아끼

IPC分类号： H01L29/78

CPC分类号： H01L21/32 ,  H01L29/0847 ,  H01L29/42376 ,  H01L29/42384 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66772 ,  H01L29/78 ,  H01L29/7834 ,  H01L29/7836 ,  H01L29/7848 ,  H01L29/786 ,  H01L29/78618 ,  H01L29/78627 ,  H01L29/7828

摘要： 반도체 장치는, 기판 상에 게이트 절연막(GI)을 개재해서 형성된 게이트 전극(GE)과, 기판 상에 형성된 소스ㆍ드레인용의 반도체층(EP1)을 갖고 있다. 반도체층(EP1)의 상면은, 게이트 전극(GE)의 바로 아래에서의 기판의 상면보다도 높은 위치에 있다. 그리고, 게이트 전극(GE)에 있어서의 게이트 길이 방향의 단부가 반도체층(EP1) 상에 위치하고 있다.

公开(公告)号：KR1020120005685A

公开(公告)日：2012-01-17

申请号：KR1020100066268

申请日：2010-07-09

申请人： 에스케이하이닉스 주식회사

发明人： 김준기

IPC分类号： H01L21/336 ,  H01L29/78

CPC分类号： H01L29/7827 ,  H01L21/2257 ,  H01L21/32 ,  H01L21/32134 ,  H01L21/32139 ,  H01L27/10876 ,  H01L27/10885 ,  H01L27/10888 ,  H01L29/66666 ,  H01L27/10841

摘要： PURPOSE: A method for forming an etching barrier using a shadow effect and a method for manufacturing one side contact of a vertical transistor are provided to prevent an excessive impurity doping by depositing a doping barrier with a liner type. CONSTITUTION: Walls(101) are formed by a trench between semiconductor substrates(100). A surface of a semiconductor substrate is deposited with directivity in an incline direction. An etching barrier(400) is formed to expose one edge of a trench by a shadow effect.

摘要翻译： 目的：提供一种使用阴影效应形成蚀刻阻挡层的方法和用于制造垂直晶体管的一侧触点的方法，以通过沉积具有衬垫型的掺杂阻挡层来防止过量的杂质掺杂。 构成：壁（101）由半导体衬底（100）之间的沟槽形成。 以倾斜方向的方向性沉积半导体衬底的表面。 形成蚀刻阻挡层（400）以通过阴影效应来暴露沟槽的一个边缘。

公开(公告)号：KR1020070086005A

公开(公告)日：2007-08-27

申请号：KR1020077013095

申请日：2005-11-15

申请人： 샤프 가부시키가이샤

发明人： 후쿠시마야스모리 ,  타카후지유타카 ,  모리구치마사오

IPC分类号： H01L27/092 ,  H01L21/20 ,  H01L21/336

CPC分类号： H01L27/1203 ,  H01L21/02164 ,  H01L21/02271 ,  H01L21/265 ,  H01L21/31662 ,  H01L21/32 ,  H01L21/76254 ,  H01L21/84 ,  H01L29/7833

摘要： A semiconductor device manufacturing method is composed of an element forming plane forming process wherein a plurality of element forming planes (50) having different heights are formed stepwise on a semiconductor layer (1); a semiconductor element forming process wherein semiconductor elements (51, 52) are formed on a region including the element forming planes (50); a step compensation insulating film forming process wherein a step compensation insulating film (28), which covers the semiconductor elements (51, 52) and has a stepwise surface along the element forming planes (50), is formed on the semiconductor layer (1); a peeling layer forming process wherein a peeling layer (31) is formed by ion-implanting a peeling material (30) into the semiconductor layer (1) through the step compensation insulating film (28); and a separating process of separating a part of the semiconductor layer (1) along the peeling layer (31).

摘要翻译： 半导体器件制造方法由元件形成平面形成工艺组成，其中在半导体层（1）上逐步形成具有不同高度的多个元件形成平面（50）。 半导体元件形成工艺，其中半导体元件（51,52）形成在包括元件形成平面（50）的区域上; 一种步进补偿绝缘膜形成工艺，其中在半导体层（1）上形成覆盖半导体元件（51,52）并具有沿着元件形成平面（50）的逐步表面的阶梯补偿绝缘膜（28） ; 剥离层形成工序，其中通过步进补偿绝缘膜（28）将剥离材料（30）离子注入到半导体层（1）中形成剥离层（31）; 以及将半导体层（1）的一部分沿着剥离层（31）分离的分离工序。