公开(公告)号：KR101911629B1

公开(公告)日：2018-10-24

申请号：KR1020170038595

申请日：2017-03-27

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 콴완춘 ,  리아오치텅 ,  치우이웨이 ,  웡쯔찬

IPC分类号： H01L29/78 ,  H01L29/66

CPC分类号： H01L23/562 ,  H01L21/30604 ,  H01L21/823431 ,  H01L21/845 ,  H01L29/0649 ,  H01L29/0657 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/161 ,  H01L29/24 ,  H01L29/66545 ,  H01L29/6681 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7851

摘要： 집적회로구조물은, 복수의반도체스트립들을갖는반도체기판, 복수의반도체스트립들중 2개의인접해있는반도체스트립들에의해형성되는제 1 리세스, 제 1 리세스내에형성되는제 2 리세스, 및제 1 리세스와제 2 리세스내에제공되는격리영역을포함한다. 제 2 리세스는제 1 리세스보다낮은깊이를갖는다.

公开(公告)号：KR101887255B1

公开(公告)日：2018-08-09

申请号：KR1020150104858

申请日：2015-07-24

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 장지안시우코 ,  우치난 ,  린춘체 ,  왕팅춘

IPC分类号： H01L29/78 ,  H01L29/51 ,  H01L29/423

CPC分类号： H01L29/785 ,  H01L21/823456 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/6681

摘要： 본발명개시는일부실시예에따른반도체구조물을제공한다. 반도체구조물은, 반도체기판, 및반도체기판상에배치된게이트스택을포함하고, 게이트스택은하이-k 유전체재료층및 하이-k 유전체재료층상에배치된여러금속층들을포함하며, 게이트스택은볼록한상면을갖는다.

公开(公告)号：KR101876793B1

公开(公告)日：2018-07-11

申请号：KR1020120019765

申请日：2012-02-27

申请人： 삼성전자주식회사

发明人： 이충호 ,  이동구 ,  이승철 ,  이형석 ,  남선아 ,  오창우 ,  이종욱 ,  한송이

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/6681 ,  H01L21/02255 ,  H01L21/32053 ,  H01L21/76224 ,  H01L27/092 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785

摘要： 전계효과트랜지스터및 그제조방법이제공된다. 이방법은기판을패터닝하여활성핀을형성하고, 활성핀을덮는게이트절연막을형성하고, 게이트절연막상에활성핀을가로지르는희생게이트패턴을형성하고, 희생게이트패턴의측벽에게이트스페이서를형성하고, 희생게이트패턴의양측에소스/드레인전극들을형성하고, 소스/드레인전극들상에실리사이드패턴들을형성한후, 희생게이트패턴을게이트패턴으로대체하는단계를포함할수 있다.

公开(公告)号：KR20180067395A

公开(公告)日：2018-06-20

申请号：KR20170069450

申请日：2017-06-05

申请人： SAMSUNG ELECTRONICS CO LTD

发明人： OBRADOVIC BORNA J ,  RODDER MARK S

IPC分类号： H01L29/78 ,  H01L29/66

CPC分类号： H01L29/42392 ,  H01L21/823821 ,  H01L27/0924 ,  H01L29/0649 ,  H01L29/0673 ,  H01L29/6653 ,  H01L29/66553 ,  H01L29/6681 ,  H01L29/7843 ,  H01L29/7849 ,  H01L29/785 ,  H01L2029/42388

摘要： nFET 및/또는 pFET 디바이스용전계효과트랜지스터(FET)는기판을포함하고, 상기기판으로부터디커플된적어도하나의채널영역을포함하는핀을포함한다. 또한, 상기 FET는상기핀의대향하는양측면상에소스전극및 드레인전극을포함하고, 상기핀의상기채널영역의한 쌍의측벽을따라연장되는게이트스택을포함한다. 또한, 상기게이트스택은게이트유전체층및 상기게이트유전체층상의금속층을포함한다. 또한, 상기 FET는상기기판으로부터상기핀의채널영역을분리시키는산화물분리영역을포함한다. 상기산화물분리영역은상기게이트스택의상기게이트유전체층의일부를구성하는유전체물질을포함한다. 상기산화물분리영역은상기기판을마주보는상기채널영역의표면으로부터상기채널영역을마주보는상기기판의표면까지완전히연장된다.

公开(公告)号：KR101849451B1

公开(公告)日：2018-04-16

申请号：KR1020160031065

申请日：2016-03-15

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 리치성 ,  리우치웬 ,  황신치에

IPC分类号： H01L29/78 ,  H01L29/66 ,  H01L29/417

CPC分类号： H01L29/66772 ,  H01L21/3081 ,  H01L21/31 ,  H01L27/0924 ,  H01L27/10879 ,  H01L29/0649 ,  H01L29/0657 ,  H01L29/41791 ,  H01L29/66545 ,  H01L29/66666 ,  H01L29/66795 ,  H01L29/6681 ,  H01L29/7831 ,  H01L29/785 ,  H01L29/7853 ,  H01L29/786

摘要： 반도체디바이스는기판, 적어도하나의활성반도체핀, 적어도하나의제1 더미반도체핀, 및적어도하나의제2 더미반도체핀을포함한다. 활성반도체핀은기판상에배치된다. 제1 더미반도체핀은기판상에배치된다. 제2 더미반도체핀은기상상에그리고활성반도체핀과제1 더미반도체핀 사이에배치된다. 제1 더미반도체핀의상부표면및 제2 더미반도체핀의상부표면은상이한방향으로만곡된다.

公开(公告)号：KR20180029037A

公开(公告)日：2018-03-19

申请号：KR20187001174

申请日：2016-07-08

IPC分类号： H01L27/092 ,  H01L21/304 ,  H01L21/8238 ,  H01L27/02 ,  H01L29/423 ,  H01L29/66

CPC分类号： H01L29/4238 ,  G06F17/5077 ,  H01L21/3043 ,  H01L21/823821 ,  H01L21/823828 ,  H01L21/823871 ,  H01L23/5386 ,  H01L27/0207 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/6681

摘要： 디바이스제조방법은게이트라인(114)을절단하여제1 게이트영역(114a) 및제2 게이트영역(114b)을생성하기위해게이트절단을수행하는단계를포함한다. 방법은제1 게이트영역과제2 게이트영역을연결하는전도성점퍼구조를형성하기위해전도성재료(108)를증착하는단계를더 포함한다.

摘要翻译： 器件制造方法包括切割栅极线114以执行栅极截断以产生第一栅极区域114a和第二栅极区域114b。 该方法还包括沉积导电材料（108）以形成连接第一栅极区域任务2栅极区域的导电跨接结构。

公开(公告)号：KR20180013682A

公开(公告)日：2018-02-07

申请号：KR20170038595

申请日：2017-03-27

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 콴완춘 ,  리아오치텅 ,  치우이웨이 ,  웡쯔찬

IPC分类号： H01L29/78 ,  H01L29/66

CPC分类号： H01L23/562 ,  H01L21/30604 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/161 ,  H01L29/24 ,  H01L29/6681 ,  H01L29/7851

摘要： 집적회로구조물은, 복수의반도체스트립들을갖는반도체기판, 복수의반도체스트립들중 2개의인접해있는반도체스트립들에의해형성되는제 1 리세스, 제 1 리세스내에형성되는제 2 리세스, 및제 1 리세스와제 2 리세스내에제공되는격리영역을포함한다. 제 2 리세스는제 1 리세스보다낮은깊이를갖는다.

摘要翻译： 集成电路结构包括具有多个半导体条的半导体衬底，第一凹槽由多个半导体条中的两个相邻的半导体条形成，第二凹槽形成在第一凹槽内，隔离区设置在 第一凹槽和第二凹槽。 第二凹部具有比第一凹部更低的深度。

公开(公告)号：KR1020170139781A

公开(公告)日：2017-12-20

申请号：KR1020160072151

申请日：2016-06-10

申请人： 삼성전자주식회사

发明人： 장화진 ,  박재영 ,  이선영 ,  성하규 ,  최한메

IPC分类号： H01L29/78 ,  H01L29/423 ,  H01L21/324 ,  H01L21/02

CPC分类号： H01L21/3065 ,  H01L21/2633 ,  H01L21/845 ,  H01L29/42392 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6681 ,  H01L29/66818 ,  H01L29/7853

摘要： 반도체장치제조방법이제공된다. 반도체장치제조방법은기판상에교대로적층된제1 반도체패턴및 제2 반도체패턴을포함하고, 제1 방향으로연장되는제1 핀형구조체를형성하고, 상기제1 반도체패턴을제거하여, 상기제2 반도체패턴으로이루어지고노출된제1 와이어패턴그룹을형성하고, 노출된상기제1 와이어패턴그룹을열처리하고, 상기제1 와이퍼패턴그룹을감싸고, 상기제1 방향과다른제2 방향으로연장되는제1 게이트전극을형성하는것을포함할수 있다.

摘要翻译： 提供了一种半导体器件制造方法。 的半导体器件制造方法包括：第一半导体图案和第二半导体图案被交替地堆叠在衬底上，形成在第一方向上延伸的第一销状结构;以及去除所述第一半导体图案，其中 由半导体图案的2暴露的第一配线图案组中形成，热处理暴露的第一布线图案组，包的第二方向与所述第一方向不同的延伸的第一擦拭器图案组 形成第一栅电极。

公开(公告)号：KR101802602B1

公开(公告)日：2017-11-28

申请号：KR1020150150020

申请日：2015-10-28

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 수찌엔창 ,  후앙왕춘 ,  리퉁잉 ,  오쿠노야스토시

IPC分类号： H01L29/78 ,  H01L21/8238

CPC分类号： H01L29/7851 ,  H01L21/0217 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/30625 ,  H01L21/823412 ,  H01L21/823431 ,  H01L21/823481 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/823878 ,  H01L27/0886 ,  H01L27/0924 ,  H01L27/1461 ,  H01L29/0649 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/267 ,  H01L29/66795 ,  H01L29/6681 ,  H01L29/785

摘要： 반도체디바이스는, 기판으로부터돌출하며상면과제1 측면및 제1 측면에대향하는제2 측면을갖는핀 구조물, 및핀 구조물의제1 및제2 측면위에배치된제1 반도체층을포함한다. 제1 반도체층의수직방향의두께는핀 구조물의높이보다더 작다.

公开(公告)号：KR101785154B1

公开(公告)日：2017-10-12

申请号：KR1020150128370

申请日：2015-09-10

申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

发明人： 차오이쳉 ,  창차이웨이 ,  우포치 ,  리정주이

IPC分类号： H01L29/78

CPC分类号： H01L21/823431 ,  H01L21/3081 ,  H01L21/76224 ,  H01L21/823456 ,  H01L21/823481 ,  H01L27/0886 ,  H01L29/0642 ,  H01L29/0657 ,  H01L29/6681

摘要： 핀전계효과트랜지스터디바이스구조체및 그형성방법이제공된다. FinFET 디바이스구조체는기판을포함하며, 그기판은제1 영역및 제2 영역을포함한다. FinFET 디바이스구조체는, 기판상에형성된격리구조체와제1 영역상에형성된제1 핀구조체들을포함한다. FinFET 디바이스구조체는또한제2 영역상에형성된제2 핀구조체들을포함하며, 제1 핀구조체들의개수는제2 핀구조체들의개수보다더 크다. 제1 핀구조체들은제1 높이를가지며, 제2 핀구조체들은제2 높이를가지며, 제1 높이와제2 높이사이의갭은, 약 0.4 nm 내지약 4 nm의범위내에있다.

摘要翻译： 提供了一种鳍式场效应晶体管器件结构及其形成方法。 FinFET器件结构包括衬底，衬底包括第一区域和第二区域。 FinFET器件结构包括形成在衬底上的隔离结构和形成在第一区域上的第一pin结构。 FinFET器件结构也是第二区域包括形成在销结构的第一数目的第二鳍结构比所述第二PIN结构的数量。 第一鳍结构之间的间隙具有第一高度，第二凸肋结构是具有第二高度，所述第一高度和第二高度在约0.4纳米至约4的范围内。