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    記憶體電路以及用於操作三維交叉點記憶體陣列的方法
    5.
    发明专利
    記憶體電路以及用於操作三維交叉點記憶體陣列的方法 审中-公开
    内存电路以及用于操作三维交叉点内存数组的方法

    公开(公告)号：TW202008357A

    公开(公告)日：2020-02-16

    申请号：TW107134197

    申请日：2018-09-27

    申请人： 旺宏電子股份有限公司 ,  MACRONIX INTERNATIONAL CO., LTD.

    发明人： 何信義 ,  HO, HSIN-YI ,  龍翔瀾 ,  LUNG, HSIANG-LAN

    IPC分类号： G11C8/16 ,  G11C11/40

    摘要： 一種積體電路，包括三維交叉點記憶體陣列，此三維交叉點記憶體陣列具有設置在N個第一存取線層和P個第二存取線層的交叉點處的M層的記憶胞。此積體電路還包括第一和第二組的第一存取線驅動器。第一組第一存取線驅動器可操作地耦接以將共第一操作電壓施加到奇數的第一存取線層中所選擇的第一存取線。第二組第一存取線驅動器可操作地耦合以將共第一操作電壓施加到偶數的第一存取線層中所選擇的第一存取線。多組的第二存取線驅動器可操作地配置來將第二操作電壓施加到所選擇的第二存取線層中所選擇的第二存取線。

    简体摘要： 一种集成电路，包括三维交叉点内存数组，此三维交叉点内存数组具有设置在N个第一存取线层和P个第二存取线层的交叉点处的M层的记忆胞。此集成电路还包括第一和第二组的第一存取线驱动器。第一组第一存取线驱动器可操作地耦接以将共第一操作电压施加到奇数的第一存取线层中所选择的第一存取线。第二组第一存取线驱动器可操作地耦合以将共第一操作电压施加到偶数的第一存取线层中所选择的第一存取线。多组的第二存取线驱动器可操作地配置来将第二操作电压施加到所选择的第二存取线层中所选择的第二存取线。

    記憶體裝置、系統及其操作方法
    8.
    发明专利
    記憶體裝置、系統及其操作方法 审中-公开
    内存设备、系统及其操作方法

    公开(公告)号：TW201837908A

    公开(公告)日：2018-10-16

    申请号：TW106111850

    申请日：2017-04-10

    申请人： 旺宏電子股份有限公司 ,  MACRONIX INTERNATIONAL CO., LTD.

    发明人： 蔣光浩 ,  CHIANG, KUANG-HAO

    IPC分类号： G11C8/16 ,  G11C16/06 ,  G11C13/00

    摘要： 一種記憶體裝置，包括記憶體單元以及選擇器。記憶體單元用以儲存資料。選擇器耦接記憶體單元，選擇器具有可被設定成不同位準的可調式電性參數；其中當選擇器的可調式電性參數被設定成第一位準，選擇器回應致能的操作訊號而開啟，以允許記憶體單元中的資料被存取；當選擇器的可調式電性參數被設定成第二位準，選擇器在接收致能的操作訊號時維持關閉，以禁止記憶體單元中的資料被存取。

    简体摘要： 一种内存设备，包括内存单元以及选择器。内存单元用以存储数据。选择器耦接内存单元，选择器具有可被设置成不同位准的可调式电性参数；其中当选择器的可调式电性参数被设置成第一位准，选择器回应致能的操作信号而打开，以允许内存单元中的数据被存取；当选择器的可调式电性参数被设置成第二位准，选择器在接收致能的操作信号时维持关闭，以禁止内存单元中的数据被存取。

    半導體記憶裝置及記憶體系統
    9.
    发明专利
    半導體記憶裝置及記憶體系統 审中-公开
    半导体记忆设备及内存系统

    公开(公告)号：TW201833913A

    公开(公告)日：2018-09-16

    申请号：TW106122997

    申请日：2017-07-10

    申请人： 東芝記憶體股份有限公司 ,  TOSHIBA MEMORY CORPORATION

    发明人： 永尾理 ,  NAGAO, OSAMU

    IPC分类号： G11C8/08 ,  G11C16/08 ,  G11C8/16

    摘要： 本發明之實施形態提供一種可提高處理能力之半導體記憶裝置及記憶體系統。 實施形態之半導體記憶裝置包含複數個第1記憶單元MT、字元線WL及控制電路17。控制電路17係於第1模式之第1編程循環中，於對字元線施加第1電壓VSV而執行第1編程後，一邊使施加於字元線WL之第2電壓VCG_SV升壓、一邊重複進行第1驗證，直至第1記憶單元之斷開單元數成為閾值以下為止，且基於第1電壓VSV與重複進行第1驗證之次數而決定第3電壓VPGM_SV，於第2模式之第1次之第2編程循環中，對字元線WL施加第3電壓VPGM_SV而執行第2編程。

    简体摘要： 本发明之实施形态提供一种可提高处理能力之半导体记忆设备及内存系统。 实施形态之半导体记忆设备包含复数个第1记忆单元MT、字符线WL及控制电路17。控制电路17系于第1模式之第1编程循环中，于对字符线施加第1电压VSV而运行第1编程后，一边使施加于字符线WL之第2电压VCG_SV升压、一边重复进行第1验证，直至第1记忆单元之断开单元数成为阈值以下为止，且基于第1电压VSV与重复进行第1验证之次数而决定第3电压VPGM_SV，于第2模式之第1次之第2编程循环中，对字符线WL施加第3电压VPGM_SV而运行第2编程。

    記憶體裝置
    10.
    发明专利
    記憶體裝置 审中-公开
    内存设备

    公开(公告)号：TW201822201A

    公开(公告)日：2018-06-16

    申请号：TW106110324

    申请日：2017-03-28

    申请人： 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

    发明人： 許 國原 ,  HSU, KUOYUAN (PETER)

    IPC分类号： G11C8/16 ,  G11C7/06

    摘要： 一種記憶體裝置包括：儲存單元，用以儲存資料位元，所述儲存單元包括至少一個讀取電晶體，所述至少一個讀取電晶體用以當所述資料位元被讀取時形成放電路徑或洩露路徑；導電線，耦合至所述讀取電晶體；以及至少一個第一追蹤電晶體，耦合至所述導電線，且用以提供具有第一電流準位的第一電流信號，所述第一電流準位追蹤第二電流信號的第二電流準位，其中所述第二電流信號是在形成所述放電路徑及所述洩露路徑中的一者時提供，且其中所述第一電流信號及所述第二電流信號用於確定所述資料位元的邏輯狀態。

    简体摘要： 一种内存设备包括：存储单元，用以存储数据比特，所述存储单元包括至少一个读取晶体管，所述至少一个读取晶体管用以当所述数据比特被读取时形成放电路径或泄露路径；导电线，耦合至所述读取晶体管；以及至少一个第一追踪晶体管，耦合至所述导电线，且用以提供具有第一电流准位的第一电流信号，所述第一电流准位追踪第二电流信号的第二电流准位，其中所述第二电流信号是在形成所述放电路径及所述泄露路径中的一者时提供，且其中所述第一电流信号及所述第二电流信号用于确定所述数据比特的逻辑状态。