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公开(公告)号：TWI514549B
公开(公告)日：2015-12-21
申请号：TW102113894
申请日：2013-04-19
Inventor： 池育德 , CHIH, YUE DER , 李介文 , LEE, JAM WEM , 郭政雄 , KUO, CHENG HSIUNG , 蔡宗哲 , TSAI, TSUNG CHE , 宋明相 , SONG, MING HSIANG , 宋弘政 , SUNG, HUNG CHENG , 王宏烵 , WANG, HUNG CHO
IPC: H01L27/092 , H01L21/28
CPC classification number: H01L21/823814 , H01L21/823412 , H01L21/823425 , H01L21/823462 , H01L21/823481 , H01L21/823493 , H01L29/1083 , H01L29/36 , H01L29/423
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公开(公告)号：TW201351408A
公开(公告)日：2013-12-16
申请号：TW102112630
申请日：2013-04-10
Inventor： 池育德 , CHIH, YUE DER , 黃進義 , HUANG, CHIN YI , 林春榮 , LIN, CHUN JUNG , 林楷竣 , LIN, KAI CHUN , 于鴻昌 , YU, HUNG CHANG
CPC classification number: G11C11/16 , G11C11/15 , G11C11/1673
Abstract: 一陣列中之磁阻性記憶體具有高電阻狀態或低電阻狀態用以儲存邏輯值。於讀取操作期間，一偏壓源耦接至一定址記憶體字元，並耦接與位元電阻有關之參數至各位元位置之感測放大器。感測放大器決定此參數值是否高於或低於位於高電阻狀態或低電阻狀態之間之參考值。藉由平均或分離於高電阻狀態或低電阻狀態之參考位元之兩個不同電阻以取得參考值。偏壓電流流動於具有變化之電阻之定址線，可藉由將一電阻自一冗餘定址陣列置入至比較電路以抵銷感測放大器與定址記憶體字元間之因距離不同所造成之影響，其中上述之電阻等同於用以定址選取字元線以及位元位置之導體之電阻。
Abstract in simplified Chinese: 一数组中之磁阻性内存具有高电阻状态或低电阻状态用以存储逻辑值。于读取操作期间，一偏压源耦接至一寻址内存字符，并耦接与比特电阻有关之参数至各比特位置之传感放大器。传感放大器决定此参数值是否高于或低于位于高电阻状态或低电阻状态之间之参考值。借由平均或分离于高电阻状态或低电阻状态之参考比特之两个不同电阻以取得参考值。偏压电流流动于具有变化之电阻之寻址线，可借由将一电阻自一冗余寻址数组置入至比较电路以抵销传感放大器与寻址内存字符间之因距离不同所造成之影响，其中上述之电阻等同于用以寻址选取字符线以及比特位置之导体之电阻。
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公开(公告)号：TW201349457A
公开(公告)日：2013-12-01
申请号：TW102113894
申请日：2013-04-19
Inventor： 池育德 , CHIH, YUE DER , 李介文 , LEE, JAM WEM , 郭政雄 , KUO, CHENG HSIUNG , 蔡宗哲 , TSAI, TSUNG CHE , 宋明相 , SONG, MING HSIANG , 宋弘政 , SUNG, HUNG CHENG , 王宏烵 , WANG, HUNG CHO
IPC: H01L27/092 , H01L21/28
CPC classification number: H01L21/823814 , H01L21/823412 , H01L21/823425 , H01L21/823462 , H01L21/823481 , H01L21/823493 , H01L29/1083 , H01L29/36 , H01L29/423
Abstract: 本發明提供半導體元件與其形成方法。半導體元件包括基板，其包括金氧元件。金氧元件包括第一摻雜區與第二摻雜區於基板中，且第一摻雜區與第二摻雜區交界於通道區中。第一摻雜區與第二摻雜區摻雜有第一型的摻質。第一摻雜區與第二摻雜區之摻雜濃度不同。金氧元件更包含閘極結構，其橫越通道區與第一摻雜區及第二通道區之間的交界，並分隔源極區與汲極區。源極區係形成於第一摻雜區中，且汲極區係形成於第二摻雜區中。源極區與汲極區摻雜有第二型的摻質，且第一型的摻質與第二型的摻質之型態相反。
Abstract in simplified Chinese: 本发明提供半导体组件与其形成方法。半导体组件包括基板，其包括金氧组件。金氧组件包括第一掺杂区与第二掺杂区于基板中，且第一掺杂区与第二掺杂区交界于信道区中。第一掺杂区与第二掺杂区掺杂有第一型的掺质。第一掺杂区与第二掺杂区之掺杂浓度不同。金氧组件更包含闸极结构，其横越信道区与第一掺杂区及第二信道区之间的交界，并分隔源极区与汲极区。源极区系形成于第一掺杂区中，且汲极区系形成于第二掺杂区中。源极区与汲极区掺杂有第二型的掺质，且第一型的掺质与第二型的掺质之型态相反。
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公开(公告)号：TW201314684A
公开(公告)日：2013-04-01
申请号：TW101117180
申请日：2012-05-15
Inventor： 林楷竣 , LIN, KAI CHUN , 于鴻昌 , YU, HUNG CHANG , 池育德 , CHIH, YUE DER
CPC classification number: G11C11/5642 , G11C11/1673 , G11C11/56 , G11C11/5607 , G11C11/5685 , G11C13/004 , G11C2013/0054 , G11C2013/0057
Abstract: 本發明提供一種讀取架構，用以讀取隨機存取記憶體(random access memory，RAM)記憶胞。此讀取架構包括多階感測側放大器、儲存模組、以及決定模組。多階感測側放大器包括複數感測放大器，且每一感測放大器具有各自之感測臨界值以及各自之感測輸出。儲存模組耦接多階感測放大器，用以儲存多階感測放大器之多個感測輸出。存模組儲存對應一RAM記憶胞之第一讀取的第一組感測輸出以及儲存對應此AM記憶胞之第二讀取的第二組感測輸出。決定模組比較第一組感測輸出以及第二組感測輸出，且根據比較結果來判斷RAM記憶胞之資料狀態。
Abstract in simplified Chinese: 本发明提供一种读取架构，用以读取随机存取内存(random access memory，RAM)记忆胞。此读取架构包括多阶传感侧放大器、存储模块、以及决定模块。多阶传感侧放大器包括复数传感放大器，且每一传感放大器具有各自之传感临界值以及各自之传感输出。存储模块耦接多阶传感放大器，用以存储多阶传感放大器之多个传感输出。存模块存储对应一RAM记忆胞之第一读取的第一组传感输出以及存储对应此AM记忆胞之第二读取的第二组传感输出。决定模块比较第一组传感输出以及第二组传感输出，且根据比较结果来判断RAM记忆胞之数据状态。
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公开(公告)号：TW583675B
公开(公告)日：2004-04-11
申请号：TW091116377
申请日：2002-07-23
Inventor： 池育德
IPC: G11C
Abstract: 本發明係一種可位元組資料程式化與抹除之分閘快閃記憶胞陣列，在第一實施例中每一陣列元素包含構成一位元組之記憶胞數及一開關，且具有一區域字線連接該位元組所有記憶胞的控制閘極，其中，陣列元素同一列之所有記憶胞共用一源極線，但相鄰兩列之共用源極線則是分開的以防止當一位元組進行資料更新時，相鄰之位元組產生透穿干擾或逆向穿隧干擾的問題；在第二實施中則是以讀取R及程式化P記憶胞代替第一實施例中的單一記憶胞，此時相鄰兩列之2T記憶胞以R記憶胞共用位元線，P記憶胞不共用位元線的位置相錯開排列。或者2T記憶胞中P記憶胞被調成高啟始電壓以防止相鄰之位元組產生透穿干擾或逆向穿隧干擾的問題。
Abstract in simplified Chinese: 本发明系一种可字节数据进程化与抹除之分闸快闪记忆胞数组，在第一实施例中每一数组元素包含构成一字节之记忆胞数及一开关，且具有一区域字线连接该字节所有记忆胞的控制闸极，其中，数组元素同一列之所有记忆胞共享一源极线，但相邻两列之共享源极线则是分开的以防止当一字节进行数据更新时，相邻之字节产生透穿干扰或逆向穿隧干扰的问题；在第二实施中则是以读取R及进程化P记忆胞代替第一实施例中的单一记忆胞，此时相邻两列之2T记忆胞以R记忆胞共享比特线，P记忆胞不共享比特线的位置相错开排列。或者2T记忆胞中P记忆胞被调成高启始电压以防止相邻之字节产生透穿干扰或逆向穿隧干扰的问题。
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Patent Agency Ranking
公开(公告)号：TW201833929A
公开(公告)日：2018-09-16
申请号：TW106133456
申请日：2017-09-28
Inventor： 池育德 , CHIH, YUE-DER , 于鴻昌 , YU, HUNG-CHANG , 林谷峰 , LIN, KU-FENG
Abstract: 本發明實施例描述一種調整電路，其可用於(例如)具有被分割記憶體區塊之一記憶體系統中。該調整電路可包含一控制器電路、一計時器電路及一溫度自適應參考(TAR)產生器。該控制器電路可經組態以輸出指示與一被分割記憶體區塊相關聯之一記憶體類型(例如程式碼記憶體或資料記憶體)的一控制信號。該計時器電路可經組態以基於該控制信號來輸出用於一讀取記憶體操作之一時序信號。此外，該TAR產生器可經組態以基於溫度來調整用於一驗證記憶體操作之一驗證參考電流，其中基於該控制信號來設定該驗證參考電流。
Abstract in simplified Chinese: 本发明实施例描述一种调整电路，其可用于(例如)具有被分割内存区块之一内存系统中。该调整电路可包含一控制器电路、一计时器电路及一温度自适应参考(TAR)产生器。该控制器电路可经组态以输出指示与一被分割内存区块相关联之一内存类型(例如代码内存或数据内存)的一控制信号。该计时器电路可经组态以基于该控制信号来输出用于一读取内存操作之一时序信号。此外，该TAR产生器可经组态以基于温度来调整用于一验证内存操作之一验证参考电流，其中基于该控制信号来设置该验证参考电流。
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公开(公告)号：TW201833922A
公开(公告)日：2018-09-16
申请号：TW106136562
申请日：2017-10-24
Inventor： 池育德 , CHIH, YUE-DER , 呂士濂 , LU, SHIH-LIEN LINUS
IPC: G11C13/00
Abstract: 根據本發明的一些實施例，一種記憶體裝置包含：一記憶體陣列，其包括複數個位元，其中各位元包括各具有一可變電阻之兩個記憶體單元；一形成電路，其耦合至該複數個位元且經組態以引起一第一位元之一第一記憶體單元處於一低電阻狀態；及一認證電路，其耦合至該複數個位元，該認證電路經組態以將一邏輯狀態選派給該第一位元之該第一記憶體單元且使用該第一位元之該第一記憶體單元之該邏輯狀態來產生一物理不可複製功能(PUF)簽章。
Abstract in simplified Chinese: 根据本发明的一些实施例，一种内存设备包含：一内存数组，其包括复数个比特，其中各比特包括各具有一可变电阻之两个内存单元；一形成电路，其耦合至该复数个比特且经组态以引起一第一比特之一第一内存单元处于一低电阻状态；及一认证电路，其耦合至该复数个比特，该认证电路经组态以将一逻辑状态选派给该第一比特之该第一内存单元且使用该第一比特之该第一内存单元之该逻辑状态来产生一物理不可复制功能(PUF)签章。
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公开(公告)号：TWI324714B
公开(公告)日：2010-05-11
申请号：TW095132172
申请日：2006-08-31
Applicant: 台灣積體電路製造股份有限公司
Inventor： 池育德
CPC classification number: G05F3/30
Abstract: 一種能隙電壓參考電路，在預先決定之低電壓源下工作。此電路包括具有第一差動放大器之第一電路，以產生第一電流、具有第二差動放大器之第二電路，以產生第二電流，以及結合第一電流和第二電流之能隙參考電壓輸出模組，以輸出一能隙參考電壓。其中第一電路和第二電路為互補電路，並且能補償能隙參考電壓因為溫度變化而產生的變化。 A Bandgap reference circuit is disclosed operating under a predetermined low voltage source. The circuit has a first circuit with a first differential amplifier for generating a first current, a second circuit with a second differential amplifier for generating a second current, and a bandgap reference voltage output module for combining the first circuit and the second current to output a bandgap reference voltage, wherein the first circuit and the second circuit complement each other for offsetting variations of the bandgap reference voltage due to temperature changes. 【創作特點】 本發明實施例為一種能隙電壓參考源可在低於一伏特之電壓下運作。
在本發明一實施例中，一種能隙電壓參考電路，包括一第一電路，具有一第一差動放大器，以產生一第一電流、一第二電路，具有一第二差動放大器，以產生一第二電流以及一能隙參考電壓輸出模組，結合第一電流和第二電流，以輸出一能隙參考電壓，其中第一電路和第二電路為互補電路，並且能補償能隙參考電壓因為溫度變化而產生的變化。
然而，本發明實施例之架構和方法以及一些發明之優點可以藉由以下實施例之說明和圖示更加瞭解。Abstract in simplified Chinese: 一种能隙电压参考电路，在预先决定之低电压源下工作。此电路包括具有第一差动放大器之第一电路，以产生第一电流、具有第二差动放大器之第二电路，以产生第二电流，以及结合第一电流和第二电流之能隙参考电压输出模块，以输出一能隙参考电压。其中第一电路和第二电路为互补电路，并且能补偿能隙参考电压因为温度变化而产生的变化。 A Bandgap reference circuit is disclosed operating under a predetermined low voltage source. The circuit has a first circuit with a first differential amplifier for generating a first current, a second circuit with a second differential amplifier for generating a second current, and a bandgap reference voltage output module for combining the first circuit and the second current to output a bandgap reference voltage, wherein the first circuit and the second circuit complement each other for offsetting variations of the bandgap reference voltage due to temperature changes. 【创作特点】 本发明实施例为一种能隙电压参考源可在低于一伏特之电压下运作。 在本发明一实施例中，一种能隙电压参考电路，包括一第一电路，具有一第一差动放大器，以产生一第一电流、一第二电路，具有一第二差动放大器，以产生一第二电流以及一能隙参考电压输出模块，结合第一电流和第二电流，以输出一能隙参考电压，其中第一电路和第二电路为互补电路，并且能补偿能隙参考电压因为温度变化而产生的变化。 然而，本发明实施例之架构和方法以及一些发明之优点可以借由以下实施例之说明和图标更加了解。
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公开(公告)号：TW525174B
公开(公告)日：2003-03-21
申请号：TW090122289
申请日：2001-09-07
Applicant: 台灣積體電路製造股份有限公司
Inventor： 池育德
IPC: G11C
Abstract: 一種快閃記憶體胞程式化電壓及讀取時源極線至接地電流迴路的驅動電路，包含：及閘，及閘之二輸入端分別連接字線，及程式化信號端，輸出端連接於一半閂鎖(half latch)電路，用以在進行程式化時輸出高電壓至源極線，在進行快閃記憶胞之讀取動作時，輸出低電位。此外一低阻值開關裝置，連接於半閂鎖電路裝置之輸出端，用以提供快閃記憶胞讀取時源極線至接地端電流路徑。低阻值開關裝置係在每一源極線一端並接二個互相串接之電晶體至地端，再將所有源線線並接之二個互相串接電晶體之接點處，全部連接起來，因此，就相當於由源極線來看，當這些電晶體開啟，以進行讀取快閃記憶胞時，有如源極線只一個電晶體而已。因此，可提升讀取之品質。
Abstract in simplified Chinese: 一种闪存胞进程化电压及读取时源极线至接地电流回路的驱动电路，包含：及闸，及闸之二输入端分别连接字线，及进程化信号端，输出端连接于一半闩锁(half latch)电路，用以在进行进程化时输出高电压至源极线，在进行快闪记忆胞之读取动作时，输出低电位。此外一低阻值开关设备，连接于半闩锁电路设备之输出端，用以提供快闪记忆胞读取时源极线至接地端电流路径。低阻值开关设备系在每一源极线一端并接二个互相串接之晶体管至地端，再将所有源线线并接之二个互相串接晶体管之接点处，全部连接起来，因此，就相当于由源极线来看，当这些晶体管打开，以进行读取快闪记忆胞时，有如源极线只一个晶体管而已。因此，可提升读取之品质。
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公开(公告)号：TW391007B
公开(公告)日：2000-05-21
申请号：TW087115736
申请日：1998-09-22
Applicant: 台灣積體電路製造股份有限公司
IPC: G11C
Abstract: 本發明中提供一種記憶體測試裝置，可應用於記憶體裝置或嵌入式記憶體區塊之測試過程之中，以簡化部分的輸出成為確認資料，縮減測試所需之時間。本發明中之記憶體測試裝置可包含:記憶體區塊、處理裝置、以及模態選擇裝置;由記憶體區塊中可讀出輸出資料;處理裝置則用以處理輸出資料以產生一確認資料，其中確認資料之位元數較輸出資料為少;而模態選擇裝置係用以選擇處理裝置之測試模態，測試模態至少包含一全為高電位模態、一全為低電位模態、一資料比對模態、及一序列輸出模態。
Abstract in simplified Chinese: 本发明中提供一种内存测试设备，可应用于内存设备或嵌入式内存区块之测试过程之中，以简化部分的输出成为确认数据，缩减测试所需之时间。本发明中之内存测试设备可包含:内存区块、处理设备、以及模态选择设备;由内存区块中可读出输出数据;处理设备则用以处理输出数据以产生一确认数据，其中确认数据之比特数较输出数据为少;而模态选择设备系用以选择处理设备之测试模态，测试模态至少包含一全为高电位模态、一全为低电位模态、一数据比对模态、及一串行输出模态。
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