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    ＤＲＡＭ堆疊封裝，ＤＩＭＭ及半導體製造方法
    1.
    发明专利
    ＤＲＡＭ堆疊封裝，ＤＩＭＭ及半導體製造方法 失效
    ＤＲＡＭ堆栈封装，ＤＩＭＭ及半导体制造方法

    公开(公告)号：TWI319274B

    公开(公告)日：2010-01-01

    申请号：TW095107071

    申请日：2006-03-02

    申请人： 日立製作所股份有限公司 ,  爾必達存儲器股份有限公司

    发明人： 其田裕次 ,  菊地修司 ,  平野克典 ,  安生一郎 ,  片桐光昭

    IPC分类号： H04L ,  G11C ,  G01R

    CPC分类号： G11C29/48 ,  G11C5/04 ,  G11C2029/2602 ,  G11C2029/5602

    摘要： 本發明提供可由半導體試驗裝置對高速DRAM堆疊封裝進行試驗及/或救濟之DRAM堆疊封裝，DIMM及半導體製造方法。
    本發明，在堆疊之複數DRAM4與被連接試驗裝置1的至少位址、指令以及資料輸出入用之外部端子之間設界面晶片2，將前述複數之DRAM與前述界面晶片實裝於封裝而構成，於前述界面晶片2，具備：供產生試驗前述複數之DRAM之用的試驗圖形之演算法的圖形產生部10，將該被產生的試驗圖形施加於前述複數DRAM之施加電路20、21，及比較判定來自前述複數DRAM的回應訊號與期待值之比較器18的測試電路8之DRAM堆疊封裝。 【創作特點】 伴隨著記憶體輸出/入(I/O)之高速化可以連接於資料的傳送路線的記憶體數越來越少。在1Gbps附近的速度之記憶體I/O，為了減少串訊或是由於反射所致對訊號品質的影響以點對點(point-to-point)的連接為基本。 PC主機板的記憶體插槽成為僅有一個插槽。因此，記憶體廠商必須要藉由將DRAM晶片進行堆疊等高密度實裝而以記憶體容量區隔其他公司的產品。
    然而，在1Gbps以後之高速DRAM的堆疊，透過界面晶片連接外部端子與DRAM，使位址以及指令之外部端紫、以及資料輸出入用外部端子所連接的晶片以1個晶片構成。藉此，使位址、指令、以及資料輸出入的頻率可以提高到與單一晶片同等的程度，所以界面晶片的中介變得不可或缺，然而前述從前技術並未考慮到這一點。
    本發明之目的在於解決前述課題，提供可由半導體試驗裝置對高速DRAM堆疊封裝進行試驗及/或救濟之DRAM堆疊封裝、其試驗方法以及救濟方法及半導體製造方法。
    此外，本發明之其他目的在於提供可以進行將DRAM堆疊封裝於基板上搭載複數個之DIMM的試驗及/或救濟之DIMM、其試驗方法以及救濟方法和半導體製造方法。
    為達成上述目的，本發明提供一種DRAM堆疊封裝之試驗方法，其特徵為：堆疊之複數DRAM與被連接試驗裝置之至少位址，指令以及資料輸出入用的外部端子之間設有界面晶片，將前述複數DRAM與前述界面晶片實裝於封裝，於前述封裝之前述位址，指令以及資料輸出入用之前述外部端子連接試驗裝置，由前述試驗裝置對前述封裝之前述外部端子施加供試驗DRAM之用的試驗圖案，藉由比較判定來自前述封裝內的前述DRAM的應答訊號與期待值，試驗前述封裝內的前述界面晶片與前述DRAM之間的前述位址的訊號線、前述指令之訊號線以及前述資料之訊號線的連接。
    此外，本發明係一種DRAM堆疊封裝，係具備被堆疊的複數DRAM、被連接於試驗裝置之至少使位址、指令以及資料輸出入至該複數DRAM之外部端子，及設於該複數DRAM與該外部端子之間的界面晶片，將前述複數DRAM以及前述界面晶片實裝於封裝而成之DRAM堆疊封裝，其特徵為具備：於前述界面晶片具有：根據由前述外部端子輸入的位址以及指令檢測出測試模式的測試模式檢測電路，與產生供試驗前述複數DRAM之用的試驗圖案之演算法圖案產生部，與把在該演算法圖案產生部所產生的試驗圖案作為位址、指令以及資料輸出入而得之施加電路的測試電路；由前述外部輸入端子輸入的位址、指令以及資料輸出入之往前述複數DRAM的路徑與由前述測試電路之前述施加電路所得到的位址、指令以及資料輸出入之往前述複數DRAM的路徑根據來自前述測試電路之前述測試模式檢測電路的控制來進行切換之切換部。
    此外，本發明於前述界面晶片具有：根據由前述外部端子輸入的位址以及指令檢測出測試模式的測試模式檢測電路，與產生供試驗前述複數DRAM之用的試驗圖案之演算法圖案產生部，與把在該演算法圖案產生部所產生的試驗圖案作為位址、指令以及資料輸出入而得之施加電路的測試電路；由前述外部輸入端子輸入的位址、指令以及資料輸出入之往前述複數DRAM的路徑與由前述測試電路之前述施加電路所得到的位址、指令以及資料輸出入之往前述複數DRAM的路徑根據來自前述測試電路之前述測試模式檢測電路的控制來進行切換之切換部。
    此外，本發明於前述界面晶片具有：產生供試驗前述複數DRAM之用的試驗圖案之演算法圖案產生部，與把在該演算法圖案產生部所產生的試驗圖案施加於前述複數DRAM之施加電路，及比較來自前述複數DRAM的回應訊號與因應於前述試驗圖案之期待值而進行判定之比較器，及在該比較器之比較結果不一致的場合，具有收容失敗(fail)的位址之失敗位址記憶體之測試電路。
    此外，本發明於前述測試電路，進而具有：解析被收容於前述失敗位址記憶體的失敗位址而演算出應予救濟的位址之失敗位址解析部，及把在該失敗位址解析部所算出的應予救濟的位址插入作為在前述演算法圖案產生部所產生的作為救濟圖案之前述試驗圖案之救濟位址插入部，及在前述複數DRAM之中，把特定出救濟對象的DRAM的晶片選擇訊號施加至該DRAM的晶片選擇電路。
    此外，本發明於前述界面晶片具備：產生供試驗前述複數DRAM之用的試驗圖案之演算法圖案產生部，與把在該演算法圖案產生部所產生的試驗圖案施加於前述複數DRAM之施加電路，及比較來自前述複數DRAM的回應訊號與因應於前述試驗圖案之期待值而進行判定之比較器，及在該比較器之比較結果不一致的場合，收容失敗(fail)的位址之失敗位址記憶體，及解析被收容於該失敗位址記憶體的失敗位址而算出救濟位址之失敗位址解析部，及把在該失敗位址解析部所算出的應予救濟的位址插入由前述演算法圖案產生部所產生之作為救濟圖案之前述試驗圖案內的救濟位址插入部，及把在前述複數DRAM內特定出救濟對象之DRAM的晶片選擇訊號施加於該DRAM的晶片選擇電路之測試電路。
    此外，本發明，前述施加電路，係以控制來自前述救濟位址插入部的位址、指令之輸出的輸出致能電路，與控制來自前述演算法圖案產生部的資料之輸出的救濟致能電路所構成，於前述測試電路，具備：根據由前述外部端子所輸入的位址以及指令檢測出救濟測試模式之測試模式檢測電路，及以該測試模式檢測電路檢測出救濟測試模式時因應於將作為前述救濟圖案之試驗圖案施加於前述DRAM與否而控制前述晶片選擇電路、前述輸出致能電路以及前述救濟致能電路之救濟控制部。
    此外，本發明，前述失敗位址解析部，進而比較前述失敗位址記憶體所容納之失敗位址與由前述DRAM所得到的救濟資訊而進行是否可救濟之判定，前述演算法圖案產生部藉由從前述失敗位址解析部所得到的可否救濟判定結果與在前述失敗位址解析部所算出之應予救濟的位址而產生前述救濟圖案。
    此外，本發明於前述測試電路，具備根據由前述外部端子輸入的位址以及指令檢測出測試模式之測試模式檢測電路，於前述界面晶片，具備：把由前述外部端子所輸入的位址、指令以及資料輸出入之往前述複數DRAM的路徑與由前述測試電路之前述施加電路作為試驗圖案而得到的位址、指令以及資料輸出入之往前述複數DRAM之路徑根據來自前述測試模式檢測電路之控制而進行切換的切換部。
    此外，本發明，在堆疊之複數DRAM與試驗裝置被連接之至少位址、指令以及資料輸出入用的外部端子之間設置界面晶片，將前述複數DRAM與前述界面晶片實裝於封裝而構成，把將由前述試驗裝置被輸入至前述外部端子的試驗圖案施加於前述複數DRAM的施加手段，及比較判定來自前述複數DRAM的回應訊號與因應於前述試驗圖案之期待值的比較器設於界面晶片內，透過前述界面晶片試驗前述DRAM的方式構成的。
    此外，本發明之DIMM，其特徵係將複數個申請專利範圍第2項至第6項之任一項所記載之DRAM堆疊封裝搭載於基板。
    此外，本發明之DIMM，係將複數個DRAM堆疊封裝搭載於基板而構成之DIMM，其特徵為：以藉由從被連接於試驗裝置的DIMM的外部端子所輸入的資料特定前述DIMM中之救濟對象的DRAM層積封裝的方式構成。
    此外，本發明係半導體製造方法，其特徵為具有：將堆疊之複數DRAM與界面晶片實裝於封裝而製造DRAM堆疊封裝的第1製造工程，在以該第1製造工程所製造的 DRAM堆疊封裝的狀態使封裝外部端子連接於試驗裝置而進行透過前述界面晶片之前述DRAM的動作試驗以及透過前述界面晶片之前述DRAM的救濟試驗之第1試驗工程，將複數個在前述第1製造工程所製造之DRAM堆疊封裝搭載於基板製造DIMM的第2製造工程，及在該第2製造工程所製造之DIMM狀態下把DIMM之外部端子連接於試驗裝置而對各DRAM堆疊封裝進行DRAM的動作試驗以及救濟試驗的第2試驗工程。
    根據本發明可以得到以下的任一效果。
    (1)DRAM堆疊封裝之試驗及/或救濟成為可能。
    (2)DRAM堆疊封裝搭載複數個於基板之DIMM的試驗及/或救濟成為可能。
    (3)根據功能測試使得界面晶片與DRAM間的位址、指令、資料訊號線之連接確認成為可能。
    (4)於DRAM堆疊封裝之試驗也可於同一裝置使選擇檢查與救濟處理成為可能。
    (5)於將DRAM堆疊封裝搭載複數個於基板之DIMM的試驗也可於同一裝置使選擇檢查與救濟處理成為可能。
    (6)藉由在封裝後進行救濟處理，可以於DRAM堆疊封裝防止生產良率的降低，可以減低DRAM堆疊封裝的製品價格。
    (7)藉由在DIMM組裝後進行救濟處理，可以在將DRAM堆疊封裝搭載複數個於基板之DIMM防止生產良率的降低，可以減低DIMM的製品價格。

    简体摘要： 本发明提供可由半导体试验设备对高速DRAM堆栈封装进行试验及/或救济之DRAM堆栈封装，DIMM及半导体制造方法。 本发明，在堆栈之复数DRAM4与被连接试验设备1的至少位址、指令以及数据输出入用之外部端子之间设界面芯片2，将前述复数之DRAM与前述界面芯片实装于封装而构成，于前述界面芯片2，具备：供产生试验前述复数之DRAM之用的试验图形之算法的图形产生部10，将该被产生的试验图形施加于前述复数DRAM之施加电路20、21，及比较判定来自前述复数DRAM的回应信号与期待值之比较器18的测试电路8之DRAM堆栈封装。 【创作特点】 伴随着内存输出/入(I/O)之高速化可以连接于数据的发送路线的内存数越来越少。在1Gbps附近的速度之内存I/O，为了减少串讯或是由于反射所致对信号品质的影响以点对点(point-to-point)的连接为基本。 PC主板的内存插槽成为仅有一个插槽。因此，内存厂商必须要借由将DRAM芯片进行堆栈等高密度实装而以内存容量区隔其他公司的产品。 然而，在1Gbps以后之高速DRAM的堆栈，透过界面芯片连接外部端子与DRAM，使位址以及指令之外部端紫、以及数据输出入用外部端子所连接的芯片以1个芯片构成。借此，使位址、指令、以及数据输出入的频率可以提高到与单一芯片同等的程度，所以界面芯片的中介变得不可或缺，然而前述从前技术并未考虑到这一点。 本发明之目的在于解决前述课题，提供可由半导体试验设备对高速DRAM堆栈封装进行试验及/或救济之DRAM堆栈封装、其试验方法以及救济方法及半导体制造方法。 此外，本发明之其他目的在于提供可以进行将DRAM堆栈封装于基板上搭载复数个之DIMM的试验及/或救济之DIMM、其试验方法以及救济方法和半导体制造方法。 为达成上述目的，本发明提供一种DRAM堆栈封装之试验方法，其特征为：堆栈之复数DRAM与被连接试验设备之至少位址，指令以及数据输出入用的外部端子之间设有界面芯片，将前述复数DRAM与前述界面芯片实装于封装，于前述封装之前述位址，指令以及数据输出入用之前述外部端子连接试验设备，由前述试验设备对前述封装之前述外部端子施加供试验DRAM之用的试验图案，借由比较判定来自前述封装内的前述DRAM的应答信号与期待值，试验前述封装内的前述界面芯片与前述DRAM之间的前述位址的信号线、前述指令之信号线以及前述数据之信号线的连接。 此外，本发明系一种DRAM堆栈封装，系具备被堆栈的复数DRAM、被连接于试验设备之至少使位址、指令以及数据输出入至该复数DRAM之外部端子，及设于该复数DRAM与该外部端子之间的界面芯片，将前述复数DRAM以及前述界面芯片实装于封装而成之DRAM堆栈封装，其特征为具备：于前述界面芯片具有：根据由前述外部端子输入的位址以及指令检测出测试模式的测试模式检测电路，与产生供试验前述复数DRAM之用的试验图案之算法图案产生部，与把在该算法图案产生部所产生的试验图案作为位址、指令以及数据输出入而得之施加电路的测试电路；由前述外部输入端子输入的位址、指令以及数据输出入之往前述复数DRAM的路径与由前述测试电路之前述施加电路所得到的位址、指令以及数据输出入之往前述复数DRAM的路径根据来自前述测试电路之前述测试模式检测电路的控制来进行切换之切换部。 此外，本发明于前述界面芯片具有：根据由前述外部端子输入的位址以及指令检测出测试模式的测试模式检测电路，与产生供试验前述复数DRAM之用的试验图案之算法图案产生部，与把在该算法图案产生部所产生的试验图案作为位址、指令以及数据输出入而得之施加电路的测试电路；由前述外部输入端子输入的位址、指令以及数据输出入之往前述复数DRAM的路径与由前述测试电路之前述施加电路所得到的位址、指令以及数据输出入之往前述复数DRAM的路径根据来自前述测试电路之前述测试模式检测电路的控制来进行切换之切换部。 此外，本发明于前述界面芯片具有：产生供试验前述复数DRAM之用的试验图案之算法图案产生部，与把在该算法图案产生部所产生的试验图案施加于前述复数DRAM之施加电路，及比较来自前述复数DRAM的回应信号与因应于前述试验图案之期待值而进行判定之比较器，及在该比较器之比较结果不一致的场合，具有收容失败(fail)的位址之失败位址内存之测试电路。 此外，本发明于前述测试电路，进而具有：解析被收容于前述失败位址内存的失败位址而演算出应予救济的位址之失败位址解析部，及把在该失败位址解析部所算出的应予救济的位址插入作为在前述算法图案产生部所产生的作为救济图案之前述试验图案之救济位址插入部，及在前述复数DRAM之中，把特定出救济对象的DRAM的芯片选择信号施加至该DRAM的芯片选择电路。 此外，本发明于前述界面芯片具备：产生供试验前述复数DRAM之用的试验图案之算法图案产生部，与把在该算法图案产生部所产生的试验图案施加于前述复数DRAM之施加电路，及比较来自前述复数DRAM的回应信号与因应于前述试验图案之期待值而进行判定之比较器，及在该比较器之比较结果不一致的场合，收容失败(fail)的位址之失败位址内存，及解析被收容于该失败位址内存的失败位址而算出救济位址之失败位址解析部，及把在该失败位址解析部所算出的应予救济的位址插入由前述算法图案产生部所产生之作为救济图案之前述试验图案内的救济位址插入部，及把在前述复数DRAM内特定出救济对象之DRAM的芯片选择信号施加于该DRAM的芯片选择电路之测试电路。 此外，本发明，前述施加电路，系以控制来自前述救济位址插入部的位址、指令之输出的输出致能电路，与控制来自前述算法图案产生部的数据之输出的救济致能电路所构成，于前述测试电路，具备：根据由前述外部端子所输入的位址以及指令检测出救济测试模式之测试模式检测电路，及以该测试模式检测电路检测出救济测试模式时因应于将作为前述救济图案之试验图案施加于前述DRAM与否而控制前述芯片选择电路、前述输出致能电路以及前述救济致能电路之救济控制部。 此外，本发明，前述失败位址解析部，进而比较前述失败位址内存所容纳之失败位址与由前述DRAM所得到的救济信息而进行是否可救济之判定，前述算法图案产生部借由从前述失败位址解析部所得到的可否救济判定结果与在前述失败位址解析部所算出之应予救济的位址而产生前述救济图案。 此外，本发明于前述测试电路，具备根据由前述外部端子输入的位址以及指令检测出测试模式之测试模式检测电路，于前述界面芯片，具备：把由前述外部端子所输入的位址、指令以及数据输出入之往前述复数DRAM的路径与由前述测试电路之前述施加电路作为试验图案而得到的位址、指令以及数据输出入之往前述复数DRAM之路径根据来自前述测试模式检测电路之控制而进行切换的切换部。 此外，本发明，在堆栈之复数DRAM与试验设备被连接之至少位址、指令以及数据输出入用的外部端子之间设置界面芯片，将前述复数DRAM与前述界面芯片实装于封装而构成，把将由前述试验设备被输入至前述外部端子的试验图案施加于前述复数DRAM的施加手段，及比较判定来自前述复数DRAM的回应信号与因应于前述试验图案之期待值的比较器设于界面芯片内，透过前述界面芯片试验前述DRAM的方式构成的。 此外，本发明之DIMM，其特征系将复数个申请专利范围第2项至第6项之任一项所记载之DRAM堆栈封装搭载于基板。 此外，本发明之DIMM，系将复数个DRAM堆栈封装搭载于基板而构成之DIMM，其特征为：以借由从被连接于试验设备的DIMM的外部端子所输入的数据特定前述DIMM中之救济对象的DRAM层积封装的方式构成。 此外，本发明系半导体制造方法，其特征为具有：将堆栈之复数DRAM与界面芯片实装于封装而制造DRAM堆栈封装的第1制造工程，在以该第1制造工程所制造的 DRAM堆栈封装的状态使封装外部端子连接于试验设备而进行透过前述界面芯片之前述DRAM的动作试验以及透过前述界面芯片之前述DRAM的救济试验之第1试验工程，将复数个在前述第1制造工程所制造之DRAM堆栈封装搭载于基板制造DIMM的第2制造工程，及在该第2制造工程所制造之DIMM状态下把DIMM之外部端子连接于试验设备而对各DRAM堆栈封装进行DRAM的动作试验以及救济试验的第2试验工程。 根据本发明可以得到以下的任一效果。 (1)DRAM堆栈封装之试验及/或救济成为可能。 (2)DRAM堆栈封装搭载复数个于基板之DIMM的试验及/或救济成为可能。 (3)根据功能测试使得界面芯片与DRAM间的位址、指令、数据信号线之连接确认成为可能。 (4)于DRAM堆栈封装之试验也可于同一设备使选择检查与救济处理成为可能。 (5)于将DRAM堆栈封装搭载复数个于基板之DIMM的试验也可于同一设备使选择检查与救济处理成为可能。 (6)借由在封装后进行救济处理，可以于DRAM堆栈封装防止生产良率的降低，可以减低DRAM堆栈封装的制品价格。 (7)借由在DIMM组装后进行救济处理，可以在将DRAM堆栈封装搭载复数个于基板之DIMM防止生产良率的降低，可以减低DIMM的制品价格。

    半導體裝置及其製造方法
    2.
    发明专利
    半導體裝置及其製造方法 有权
    半导体设备及其制造方法

    公开(公告)号：TW485512B

    公开(公告)日：2002-05-01

    申请号：TW090106244

    申请日：2001-03-16

    申请人： 日立製作所股份有限公司

    发明人： 佐藤俊也 ,  荻野雅彥 ,  瀨川正則 ,  山口欣秀 ,  天明浩之 ,  風間敦 ,  安生一郎 ,  西村朝雄

    IPC分类号： H01L

    摘要： 本發明係一種半導體裝置，其具有一藉由切割一半導體晶圓所獲得之半導體元件1，含有電極墊塊2被形成在沿畫線的其中一側上；一半導體元件保護層7，在半導體元件1上，其具有一缺口7(1)在墊塊2上；一應力緩衝層3，在層7上，其具有一缺口3(1)在墊塊2上；一引線部分4，從電極墊塊2經由缺口7(1)及3(1)而觸及層3；外部電極6，在引線部分4上；以及一導體保護層5，在層3上，並且層7、層3及導體保護層5形成個別之端面於畫線內之半導體元件1的末端表面1(1)上，並且暴露出從末端表面1(1)之端面到畫線之內部的範圍。

    简体摘要： 本发明系一种半导体设备，其具有一借由切割一半导体晶圆所获得之半导体组件1，含有电极垫块2被形成在沿画线的其中一侧上；一半导体组件保护层7，在半导体组件1上，其具有一缺口7(1)在垫块2上；一应力缓冲层3，在层7上，其具有一缺口3(1)在垫块2上；一引线部分4，从电极垫块2经由缺口7(1)及3(1)而触及层3；外部电极6，在引线部分4上；以及一导体保护层5，在层3上，并且层7、层3及导体保护层5形成个别之端面于画线内之半导体组件1的末端表面1(1)上，并且暴露出从末端表面1(1)之端面到画线之内部的范围。

    具有梳形電絕緣膜及應力吸收膜層之封裝半導體裝置
    5.
    实用新型
    具有梳形電絕緣膜及應力吸收膜層之封裝半導體裝置 失效
    具有梳形电绝缘膜及应力吸收膜层之封装半导体设备

    公开(公告)号：TW301468U

    公开(公告)日：1997-03-21

    申请号：TW083202104

    申请日：1992-03-18

    申请人： 日立製作所股份有限公司 ,  德州儀器有限公司

    发明人： 一谷昌弘 ,  安生一郎 ,  有田順一 ,  坪崎邦宏 ,  林添明 ,  雨海正純 ,  達文.愛德華斯

    IPC分类号： H01L

    摘要： 一種封裝半導體裝置，具有一半導體晶片和在晶片上形成的引線，並在其間中置有一電絕緣膜，以及含有一封裝材料，以供密封晶片與引線之內引線部分。電絕緣膜面積之周邊部分並未為引線之內引線部分的部件所覆蓋，以加強電絕緣膜與封裝材料及其與晶片的黏著強度。電絕緣膜之厚度實質上大約在８０μm至２００μm的範圍間，以吸收環境溫度變化時封裝半導體裝置中所可能產生的應力。在電絕緣膜與半導體晶片之間還可以安排形成一個應力吸收膜，以吸收環境溫度變化時封裝半導體裝置中所可能產生的應力。

    简体摘要： 一种封装半导体设备，具有一半导体芯片和在芯片上形成的引线，并在其间中置有一电绝缘膜，以及含有一封装材料，以供密封芯片与引线之内引线部分。电绝缘膜面积之周边部分并未为引线之内引线部分的部件所覆盖，以加强电绝缘膜与封装材料及其与芯片的黏着强度。电绝缘膜之厚度实质上大约在８０μm至２００μm的范围间，以吸收环境温度变化时封装半导体设备中所可能产生的应力。在电绝缘膜与半导体芯片之间还可以安排形成一个应力吸收膜，以吸收环境温度变化时封装半导体设备中所可能产生的应力。

    半導體裝置
    6.
    发明专利
    半導體裝置 失效
    半导体设备

    公开(公告)号：TW296473B

    公开(公告)日：1997-01-21

    申请号：TW084107217

    申请日：1995-07-12

    申请人： 日立製作所股份有限公司

    发明人： 安生一郎 ,  有田順一 ,  角谷彰朗 ,  春田亮 ,  鈴木博通 ,  增田正親

    IPC分类号： H01L

    CPC分类号： H01L24/73 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2924/15311 ,  H01L2924/1815 ,  H01L2924/00012 ,  H01L2924/00

    摘要： 本發明係有關於，介由凸出電極而裝於實裝基板上之封裝，特別是有關於樹脂封止型之球柵極陣列(Ball Grid Array ，以下稱BGA )。主要係具備有：含有玻璃環氧樹脂材之配線基板，及於上述配線基板上所裝載之半導體晶片，及將上述半導體晶片之複數的外部端子與上述配線基板上之複數的電極相連接之接合線，及只在上述配線基板的一面形成，而將上述配線基板與接合線密封之樹脂成型體，及於上述配線基板的另一側的面上形成陣列狀之複數的凸出電極；而上述樹脂成型體，係形成為上述半導體晶片的中央領域比周邊領域薄的構造。

    简体摘要： 本发明系有关于，介由凸出电极而装于实装基板上之封装，特别是有关于树脂封止型之球栅极数组(Ball Grid Array ，以下称BGA )。主要系具备有：含有玻璃环氧树脂材之配线基板，及于上述配线基板上所装载之半导体芯片，及将上述半导体芯片之复数的外部端子与上述配线基板上之复数的电极相连接之接合线，及只在上述配线基板的一面形成，而将上述配线基板与接合线密封之树脂成型体，及于上述配线基板的另一侧的面上形成数组状之复数的凸出电极；而上述树脂成型体，系形成为上述半导体芯片的中央领域比周边领域薄的构造。

    半導體裝置
    10.
    发明专利
    半導體裝置 失效
    半导体设备

    公开(公告)号：TW508772B

    公开(公告)日：2002-11-01

    申请号：TW089119395

    申请日：2000-09-20

    申请人： 日立製作所股份有限公司

    发明人： 佐藤俊也 ,  荻野雅彥 ,  瀨川正則 ,  三輪崇夫 ,  永井晃 ,  矢口昭弘 ,  安生一郎 ,  西村朝雄

    IPC分类号： H01L

    CPC分类号： H01L23/293 ,  C08L9/02 ,  C08L13/00 ,  C08L63/00 ,  H01L23/485 ,  H01L2224/0401 ,  H01L2224/05548 ,  H01L2224/05567 ,  H01L2224/13022 ,  H01L2924/0002 ,  H01L2924/09701 ,  C08L2666/08 ,  H01L2224/05552

    摘要： 本發明提供一微型半導體裝置，其於迴焊電阻，溫度循環特性及相當於高密度包裝，高密質度，及處理加速之 PCT電阻係相當優越。本發明為一半導體裝置，具有至少一應力緩衝層於半導體元件上，該元件形成有一電極墊，並於應力緩衝層上有一導體，具有一導體用以導通電極墊及導體經由一貫孔，通過於電極墊及導體間之應力緩衝層，具有一外部電極於該導體上，及具有一應力緩衝層，於外部電極存在之區域外之區域上，及一導體保護層於導體上，其中應力緩衝層包含交聯丙烯睛一丁二烯橡膠，具有一環氧樹脂及一羧基，該環氧樹脂係固化於25℃。

    简体摘要： 本发明提供一微型半导体设备，其于回焊电阻，温度循环特性及相当于高密度包装，高密质度，及处理加速之 PCT电阻系相当优越。本发明为一半导体设备，具有至少一应力缓冲层于半导体组件上，该组件形成有一电极垫，并于应力缓冲层上有一导体，具有一导体用以导通电极垫及导体经由一贯孔，通过于电极垫及导体间之应力缓冲层，具有一外部电极于该导体上，及具有一应力缓冲层，于外部电极存在之区域外之区域上，及一导体保护层于导体上，其中应力缓冲层包含交联丙烯睛一丁二烯橡胶，具有一环氧树脂及一羧基，该环氧树脂系固化于25℃。