公开(公告)号：US20160196227A1

公开(公告)日：2016-07-07

申请号：US14962373

申请日：2015-12-08

申请人： JUN HEE YOO ,  JAE GEUN YUN ,  BUB CHUL JEONG ,  DONG SOO KANG ,  KYEO RAE LEE ,  SEONG MIN JO

发明人： JUN HEE YOO ,  JAE GEUN YUN ,  BUB CHUL JEONG ,  DONG SOO KANG ,  KYEO RAE LEE ,  SEONG MIN JO

IPC分类号： G06F13/368 ,  G06F13/40

CPC分类号： G06F13/368 ,  G06F13/1621 ,  G06F13/4068 ,  Y02D10/14 ,  Y02D10/151

摘要： A system on chip (SoC) is present that includes a plurality of master interfaces, a plurality of slave interfaces, and an interface circuit which is connected between the plurality of master interfaces and the plurality of slave interfaces and includes a plurality of components. When a first master interface among the plurality of master interfaces and a first slave interface among the plurality of slave interfaces are paired, a first group of the components which forms a first signal path between the first master interface and the first slave interface among the plurality of components is enabled according to a control of the first master interface.

摘要翻译： 存在片上系统（SoC），其包括多个主接口，多个从接口和连接在多个主接口和多个从接口之间并包括多个部件的接口电路。 当多个主接口中的第一主接口和多个从接口中的第一从接口成对时，在多个从接口中的第一主接口和第一从接口之间形成第一信号路径的第一组成分， 根据第一主界面的控制启用组件。

公开(公告)号：US20150067248A1

公开(公告)日：2015-03-05

申请号：US14465105

申请日：2014-08-21

申请人： Jun Hee Yoo ,  Sung Hyun Lee ,  Dongsoo Kang ,  Sua Kim ,  Haksoo Yu ,  Jaeyoun Youn ,  Hyojin Choi

发明人： Jun Hee Yoo ,  Sung Hyun Lee ,  Dongsoo Kang ,  Sua Kim ,  Haksoo Yu ,  Jaeyoun Youn ,  Hyojin Choi

IPC分类号： G06F12/10

CPC分类号： G06F11/00 ,  G11C8/06 ,  G11C11/401 ,  G11C29/78 ,  G11C2029/4402

摘要： A bad page management system is provided to guarantee a yield of a volatile semiconductor memory device such as a DRAM. A bad page list exists in a DRAM. A page remapper in a memory controller performs a page remapping operation in parallel with a normal operation of a scheduling unit to perform a latency overhead hidden function. A chip size of the DRAM is reduced or minimized. A DRAM controller performs a latency overhead hidden function to control a DRAM.

摘要翻译： 提供了不良页面管理系统以保证诸如DRAM之类的易失性半导体存储器件的产量。 DRAM中存在不良页面列表。 存储器控制器中的页面重新映射器与调度单元的正常操作并行执行页面重映射操作，以执行延迟开销隐藏功能。 DRAM的芯片尺寸减小或最小化。 DRAM控制器执行延迟开销隐藏功能来控制DRAM。

公开(公告)号：US20140208071A1

公开(公告)日：2014-07-24

申请号：US13799785

申请日：2013-03-13

申请人： BUB-CHUL JEONG ,  Jun-Hee Yoo ,  Sung-Hyun Lee

发明人： BUB-CHUL JEONG ,  Jun-Hee Yoo ,  Sung-Hyun Lee

IPC分类号： G06F15/80

CPC分类号： G06F15/80 ,  G06F15/7807

摘要： A system on chip (SOC) includes a slave device, a plurality of master devices, an interconnect device and a plurality of service controllers. The master devices generate requests to demand services from the slave device. The interconnect device is coupled to the slave device and the master devices through respective channels, and the interconnect device performs an arbitrating operation on the requests. The service controllers control request flows from the master devices adaptively depending on an operational environment change of the SOC.

摘要翻译： 片上系统（SOC）包括从设备，多个主设备，互连设备和多个服务控制器。 主设备产生从从设备请求服务的请求。 互连设备通过相应的信道耦合到从设备和主设备，并且互连设备对请求执行仲裁操作。 服务控制器根据SOC的操作环境变化自适应地控制来自主设备的请求流。

公开(公告)号：US20150081989A1

公开(公告)日：2015-03-19

申请号：US14307994

申请日：2014-06-18

申请人： Sung Hyun Lee ,  Jun Hee Yoo ,  Dongsoo Kang ,  Il Park ,  Kiyeon Lee ,  Euicheol Lim

发明人： Sung Hyun Lee ,  Jun Hee Yoo ,  Dongsoo Kang ,  Il Park ,  Kiyeon Lee ,  Euicheol Lim

IPC分类号： G06F12/06

CPC分类号： G06F12/0607 ,  Y02D10/13

摘要： A memory system includes a high-bandwidth memory device, the high-bandwidth memory device having a relatively high operation bandwidth, the high-bandwidth memory device having a plurality of access channels. A low-bandwidth memory device has a relatively low operation bandwidth relative to the high-bandwidth memory device, the low-bandwidth memory device having one or more access channels. An interleaving unit performs a memory interleave operation among the plurality of access channels of the high-bandwidth memory device and an access channel of the one or more access channels of the low-bandwidth memory device.

摘要翻译： 存储器系统包括高带宽存储器件，具有相对高的操作带宽的高带宽存储器件，高带宽存储器件具有多个存取通道。 低带宽存储器件相对于高带宽存储器件具有相对低的操作带宽，低带宽存储器件具有一个或多个存取通道。 交织单元在高带宽存储装置的多个接入信道和低带宽存储装置的一个以上的接入信道的接入信道之间进行存储器交织操作。

公开(公告)号：US20150049570A1

公开(公告)日：2015-02-19

申请号：US14450537

申请日：2014-08-04

申请人： Sung-Hyun LEE ,  Jun-Hee YOO ,  Dong-Soo KANG ,  Sua KIM ,  Hak-Soo YU ,  Jae-Youn YOUN ,  Hyo-Jin CHOI

发明人： Sung-Hyun LEE ,  Jun-Hee YOO ,  Dong-Soo KANG ,  Sua KIM ,  Hak-Soo YU ,  Jae-Youn YOUN ,  Hyo-Jin CHOI

IPC分类号： G11C8/08 ,  G11C8/10

CPC分类号： G11C8/08 ,  G11C7/1042 ,  G11C7/12 ,  G11C8/10

摘要： In one embodiment, the memory device includes at least one memory bank including first and second subbanks, and control logic configured to control storing data into the memory bank. The control logic is configured to activate the first subbank and to precharge the second subbank in response to a first activate command for the first subbank.

摘要翻译： 在一个实施例中，存储器件包括至少一个包括第一和第二子库的存储体，以及被配置为控制将数据存储到存储体中的控制逻辑。 控制逻辑被配置为响应于第一子银行的第一激活命令来激活第一子库并且预充电第二子库。

公开(公告)号：US20130117627A1

公开(公告)日：2013-05-09

申请号：US13446345

申请日：2012-04-13

申请人： Sung Hyun Lee ,  Jun Hee Yoo

发明人： Sung Hyun Lee ,  Jun Hee Yoo

IPC分类号： G06F11/08 ,  G06F12/08

CPC分类号： G06F12/0855 ,  G06F11/1064

摘要： An method of operating a data cache controller is provided. The method includes transmitting first data output from a data cache to a central processing unit (CPU) core with a first latency and transmitting second data to the CPU core with a second latency greater than the first latency. The first latency is a delay between a read request to the data cache and transmission of the first data according to execution of a first instruction fetched from an instruction cache, and the second latency is a delay between a read request to the data cache and transmission of the second data according to execution of a second instruction fetched from the instruction cache.

摘要翻译： 提供了一种操作数据高速缓存控制器的方法。 该方法包括以第一等待时间将从数据高速缓存输出的第一数据传输到中央处理单元（CPU）核心，并以大于第一等待时间的第二等待时间向CPU核发送第二数据。 第一等待时间是根据从指令高速缓存取出的第一指令的执行，对数据高速缓存的读取请求和第一数据的传输之间的延迟，并且第二等待时间是对数据高速缓存和传输的读请求之间的延迟 根据从指令高速缓存取出的第二指令的执行来执行第二数据。

公开(公告)号：US20120226865A1

公开(公告)日：2012-09-06

申请号：US13504923

申请日：2009-12-09

申请人： Ki-Young Choi ,  Jun-Hee Yoo ,  Sung-Joo Yoo ,  Hyun-Chul Shin

发明人： Ki-Young Choi ,  Jun-Hee Yoo ,  Sung-Joo Yoo ,  Hyun-Chul Shin

IPC分类号： G06F12/08

CPC分类号： G06F13/1642 ,  G06F2213/0038

摘要： Disclosed is a network-on-chip system including an active memory processor for processing increased communication latency by multiple processors and memories. The network-on-chip system includes a plurality of processing elements that request to perform an active memory operation for a predetermined operation from a shared memory to reduce access latency of the shared memory, and an active memory processor connected to the processing elements through a network, storing codes for processing custom transaction in request to the active memory operation, performing an operation addresses or data stored in a shared cache memory or the shared memory based on the codes and transmitting the performed operation result to the processing elements.

摘要翻译： 公开了一种片上网络系统，其包括用于处理由多个处理器和存储器增加的通信延迟的主动存储器处理器。 片上网络系统包括多个处理元件，其要求从共享存储器执行用于预定操作的活动存储器操作以减少共享存储器的访问等待时间;以及主动存储器处理器，其通过一个 网络，存储用于处理对活动存储器操作的定制事务的代码，基于代码执行存储在共享高速缓冲存储器或共享存储器中的操作地址或数据，并将所执行的操作结果发送到处理元件。

公开(公告)号：US08645791B2

公开(公告)日：2014-02-04

申请号：US13446345

申请日：2012-04-13

申请人： Sung Hyun Lee ,  Jun Hee Yoo

发明人： Sung Hyun Lee ,  Jun Hee Yoo

IPC分类号： H03M13/00 ,  G11C29/00

CPC分类号： G06F12/0855 ,  G06F11/1064

摘要： An method of operating a data cache controller is provided. The method includes transmitting first data output from a data cache to a central processing unit (CPU) core with a first latency and transmitting second data to the CPU core with a second latency greater than the first latency. The first latency is a delay between a read request to the data cache and transmission of the first data according to execution of a first instruction fetched from an instruction cache, and the second latency is a delay between a read request to the data cache and transmission of the second data according to execution of a second instruction fetched from the instruction cache.

摘要翻译： 提供了一种操作数据高速缓存控制器的方法。 该方法包括以第一等待时间将从数据高速缓存输出的第一数据传输到中央处理单元（CPU）核心，并以大于第一等待时间的第二等待时间向CPU核发送第二数据。 第一等待时间是根据从指令高速缓存取出的第一指令的执行，对数据高速缓存的读取请求和第一数据的传输之间的延迟，并且第二等待时间是对数据高速缓存和传输的读请求之间的延迟 根据从指令高速缓存取出的第二指令的执行来执行第二数据。