公开(公告)号：US07023676B2

公开(公告)日：2006-04-04

申请号：US10383643

申请日：2003-03-10

申请人： Ming-Dou Ker ,  Wen-Yu Lo

发明人： Ming-Dou Ker ,  Wen-Yu Lo

IPC分类号： H02H9/00

CPC分类号： H01L29/735 ,  H01L27/0259

摘要： An low-voltage triggered PNP device for input signals with voltage level larger than VDD or less than VSS. The ESD protection device provides an ESD path from a first to a second node for protection of an internal circuit. The device comprises a substrate of a first conductivity type coupled to the first node, a first doped region of a second conductivity type in the substrate, wherein the first doped region is floated, a second doped region of the first conductivity type in the first doped region coupled to the second node, and a third doped region in the substrate, adjacent to the first doped region, to have a low trigger voltage.

摘要翻译： 低电压触发的PNP器件用于输入信号，电压电平大于VDD或小于VSS。 ESD保护装置提供从第一节点到第二节点的ESD路径，用于保护内部电路。 该器件包括耦合到第一节点的第一导电类型的衬底，在衬底中的第二导电类型的第一掺杂区，其中第一掺杂区浮置，第一掺杂区中第一导电类型的第二掺杂区 耦合到第二节点的区域以及与第一掺杂区域相邻的衬底中的第三掺杂区域具有低触发电压。

公开(公告)号：US20060043489A1

公开(公告)日：2006-03-02

申请号：US11004348

申请日：2004-12-03

申请人： Zi-Ping Chen ,  Ming-Dou Ker

发明人： Zi-Ping Chen ,  Ming-Dou Ker

IPC分类号： H01L23/62

CPC分类号： H01L27/0255

摘要： A diode with low substrate current leakage and suitable for BiCMOS process technology. A buried layer is formed on a semiconductor substrate. A connection region and well contact the buried layer. Isolation regions are adjacent to two sides of the buried layer, each deeper than the buried layer. The isolation regions and the buried layer isolate the connection zone and the well from the substrate. The first doped region in the well is a first electrode. The well and the connection region are electrically connected, acting as a second electrode.

摘要翻译： 具有低衬底电流泄漏并适用于BiCMOS工艺技术的二极管。 在半导体衬底上形成掩埋层。 连接区域和阱接触埋层。 隔离区域与埋层的两侧相邻，每一个都比埋层更深。 隔离区域和掩埋层将连接区域和阱与衬底隔离。 阱中的第一掺杂区域是第一电极。 阱和连接区域电连接，用作第二电极。

公开(公告)号：US20050264966A1

公开(公告)日：2005-12-01

申请号：US11193773

申请日：2005-07-28

申请人： Ming-Dou Ker ,  Cheng-Ming Lee ,  Tung-Yang Chen

发明人： Ming-Dou Ker ,  Cheng-Ming Lee ,  Tung-Yang Chen

IPC分类号： H01L23/60 ,  H01L23/62 ,  H01L27/02 ,  H02H9/00

CPC分类号： H01L27/0288 ,  H01L23/60 ,  H01L24/06 ,  H01L27/0255 ,  H01L2924/14 ,  H01L2924/3011 ,  H01L2924/00

摘要： An ESD protection circuit design incorporating a single, or a plurality of, parallel inductor and capacitor, also known as LC tank(s), to avoid power loss by parasitic capacitance in ESD circuits. The first design described incorporates a LC tank structure. The second includes two LC tank structures. These structures can be expanded to form ESD protection circuit structures stacked with n-stages LC tanks. The last design described is ESD protection circuits formed by stacking the first design. These designs can avoid power gain loss from parasitic capacitance of ESD, because the parameters of LC tank can be designed to resonant at a desired operating frequency. Each of these designs can be altered slightly to create variant designs with equal identical ESD protection capabilities.

摘要翻译： 包括单个或多个并联电感器和电容器（也称为LC箱）的ESD保护电路设计，以避免ESD电路中的寄生电容的功率损耗。 所描述的第一个设计包括一个LC液箱结构。 第二个包括两个LC坦克结构。 这些结构可以扩展，形成堆积在n级液晶盒中的ESD保护电路结构。 所描述的最后一个设计是通过堆叠第一设计形成的ESD保护电路。 这些设计可以避免由ESD寄生电容引起的功率增益损失，因为LC槽的参数可以设计成在所需工作频率下谐振。 这些设计中的每一个都可以稍微修改，以创建具有相同ESD保护功能的变体设计。

公开(公告)号：US20050184344A1

公开(公告)日：2005-08-25

申请号：US10787678

申请日：2004-02-25

申请人： Ming-Dou Ker ,  Cheng-Ming Lee ,  Tung-Yang Chen

发明人： Ming-Dou Ker ,  Cheng-Ming Lee ,  Tung-Yang Chen

IPC分类号： H01L23/60 ,  H01L23/62 ,  H01L27/02 ,  H02H9/00

CPC分类号： H01L27/0288 ,  H01L23/60 ,  H01L24/06 ,  H01L27/0255 ,  H01L2924/14 ,  H01L2924/3011 ,  H01L2924/00

摘要： An ESD protection circuit design incorporating a single, or a plurality of, parallel inductor and capacitor, also known as LC tank(s), to avoid power loss by parasitic capacitance in ESD circuits. The first design described incorporates a LC tank structure. The second includes two LC tank structures. These structures can be expanded to form ESD protection circuit structures stacked with n-stages LC tanks. The last design described is ESD protection circuits formed by stacking the first design. These designs can avoid power gain loss from parasitic capacitance of ESD, because the parameters of LC tank can be designed to resonant at a desired operating frequency. Each of these designs can be altered slightly to create variant designs with equal identical ESD protection capabilities.

摘要翻译： 包括单个或多个并联电感器和电容器（也称为LC箱）的ESD保护电路设计，以避免ESD电路中的寄生电容的功率损耗。 所描述的第一个设计包括一个LC液箱结构。 第二个包括两个LC坦克结构。 这些结构可以扩展，形成堆积在n级液晶盒中的ESD保护电路结构。 所描述的最后一个设计是通过堆叠第一设计形成的ESD保护电路。 这些设计可以避免由ESD寄生电容引起的功率增益损失，因为LC槽的参数可以设计成在所需工作频率下谐振。 这些设计中的每一个都可以稍微修改，以创建具有相同ESD保护功能的变体设计。

公开(公告)号：US06903913B2

公开(公告)日：2005-06-07

申请号：US10253643

申请日：2002-09-25

申请人： Ming-Dou Ker ,  Chien-Hui Chuan

发明人： Ming-Dou Ker ,  Chien-Hui Chuan

IPC分类号： H01L23/60 ,  H01L27/02 ,  H02H3/22

CPC分类号： H01L27/0266

摘要： An ESD protection circuit for mixed-voltage input/output (I/O) circuits. The ESD protection circuit utilizes substrate triggering of a parasitic NPN BJT under a cascaded NMOS transistor pair with a current generated by a triggering current generator. The ESD protection circuit is triggered much faster. Under normal circuit operations, the triggering current generator can also endure high-voltage signals without overstressing internal components and retains good reliability.

摘要翻译： 用于混合电压输入/输出（I / O）电路的ESD保护电路。 ESD保护电路在级联NMOS晶体管对下使用由触发电流发生器产生的电流的衬底触发寄生NPN BJT。 ESD保护电路的触发速度更快。 在正常的电路操作下，触发电流发生器也可承受高压信号，而不会对内部组件产生过应力，并保持良好的可靠性。

公开(公告)号：US06838734B2

公开(公告)日：2005-01-04

申请号：US10323422

申请日：2002-12-19

申请人： Ming-Dou Ker ,  Tung-Yang Chen ,  Hun-Hsien Chang

发明人： Ming-Dou Ker ,  Tung-Yang Chen ,  Hun-Hsien Chang

IPC分类号： H01L21/8222 ,  H01L21/8238 ,  H01L21/8249 ,  H01L27/02 ,  H01L29/78 ,  H01L21/336

CPC分类号： H01L21/823814 ,  H01L21/8222 ,  H01L21/8249 ,  H01L27/0266 ,  H01L29/7833

摘要： High-voltage-tolerant ESD protection devices (ESDPD) for deep-submicron CMOS process were activated between LDD implanting and forming sidewall spacers. ESD-Implant (ESDI) regions are located at the ESDPD, without covering the center region under the drain contact (DC). The ESDI LDD concentration and doping profile are deep to contain drain diffusion. Regions with the ESDI have a high junction breakdown voltage (JBV) and a low junction capacitance. After forming gate sidewall spacers, high doping concentration ions implanted into active D/S regions formed a shallower doping profile of the D/S diffusion. The drain has a JBV as without this ESDI, so the ESD current (ESDC) is discharged through the center junction region under the DC to bulk, far from the ESDPD surface channel region. The ESDPD sustains a high ESD level. In an original drain JBV of an MOS this ESDI method is unchanged, i.e. the same as that having no such ESDI, so it can be used in I/O circuits with high-voltage signals in the deep-submicron CMOS. The ESD level of the IO ESDPD improves. The ESD discharge current path in the MOS device structure improves the ESD level in the output buffer MOS. ESDI regions are located at the output MOS devices, without covering the region under the DC. Regions under the DC without this ESDI have an unchanged JBV, so the ESDC discharges through the junction region under the DC to bulk. The original drain JBV of the output MOS with this ESDI method is unchanged, which is still the same as that having no such ESDI, to be used in the I/O circuits with high-voltage (5V) input signals in the deep-submicron CMOS with 3.3V or 2.5V VDD. This applies to diodes, FOD and lateral BJT devices.

摘要翻译： 用于深亚微米CMOS工艺的高耐压ESD保护器件（ESDPD）在LDD注入和形成侧壁间隔件之间被激活。 ESD植入（ESDI）区域位于ESDPD处，而不覆盖漏极接触（DC）下的中心区域。 ESDI LDD浓度和掺杂分布深度包含漏极扩散。 具有ESDI的区域具有高结击穿电压（JBV）和低结电容。 在形成栅极侧壁间隔物之后，注入有源D / S区的高掺杂浓度离子形成D / S扩散的较浅掺杂分布。 漏极具有没有这种ESDI的JBV，因此ESD电流（ESDC）通过DC到DCDP的中心连接区域放电到远离ESDPD表面沟道区域。 ESDPD维持高ESD级别。 在MOS的原始漏极JBV中，ESDI方法不变，即与没有这样的ESDI相同，因此可以在深亚微米CMOS中使用具有高电压信号的I / O电路。 IO ESDPD的ESD级别提高。 MOS器件结构中的ESD放电电流路径提高了输出缓冲器MOS中的ESD电平。 ESDI区域位于输出MOS器件，不覆盖DC下的区域。 在没有这种ESDI的DC下的区域具有不变的JBV，因此ESDC通过DC下的结区域放电。 具有这种ESDI方法的输出MOS的原始漏极JBV与在深亚微米级中具有高电压（5V）输入信号的I / O电路中使用的不相同，与没有这样的ESDI相同。 具有3.3V或2.5V VDD的CMOS。 这适用于二极管，FOD和侧向BJT器件。

公开(公告)号：US06750515B2

公开(公告)日：2004-06-15

申请号：US10062714

申请日：2002-02-05

申请人： Ming-Dou Ker ,  Kei-Kang Hung ,  Chyh-Yih Chang

发明人： Ming-Dou Ker ,  Kei-Kang Hung ,  Chyh-Yih Chang

IPC分类号： H01L2776

CPC分类号： H01L27/0262 ,  H01L27/1203

摘要： A silicon-on-isolator CMOS integrated circuit device includes a semiconductor substrate, an isolation layer formed over the semiconductor substrate, an n-type MOS transistor having a gate, a drain region, and a source region formed over the isolation layer, and a p-type MOS transistor having a gate, a drain region, and a source region formed over the isolation layer and contiguous with the n-type MOS transistor, wherein the n-type MOS transistor and the p-type MOS transistor form a silicon controlled rectifier to provide electrostatic discharge protection.

摘要翻译： 硅隔离器CMOS集成电路器件包括半导体衬底，形成在半导体衬底上的隔离层，具有形成在隔离层上的栅极，漏极区域和源极区域的n型MOS晶体管，以及 p型MOS晶体管，其具有形成在隔离层上并与n型MOS晶体管邻接的栅极，漏极区域和源极区域，其中n型MOS晶体管和p型MOS晶体管形成硅控制 整流器提供静电放电保护。

公开(公告)号：US06747861B2

公开(公告)日：2004-06-08

申请号：US09987616

申请日：2001-11-15

申请人： Ming-Dou Ker ,  Chien-Hui Chung ,  Hsin-Chin Jiang

发明人： Ming-Dou Ker ,  Chien-Hui Chung ,  Hsin-Chin Jiang

IPC分类号： H02H904

CPC分类号： H01L27/0262

摘要： An electrostatic discharge protection circuit that includes a rectifier, having an anode and a cathode, including a first p-type portion, a first n-type portion contiguous with the first p-type portion, a second p-type portion contiguous with the first n-type portion, and a second n-type portion contiguous with the second p-type portion, wherein the first p-type portion is coupled to the anode and the second n-type portion is coupled to the cathode, a first transistor having a first terminal, a second terminal and a gate terminal, wherein the first terminal is coupled to the first n-type portion of the rectifier, a second transistor having a first terminal, a second terminal and a gate terminal, wherein the first terminal is coupled to the second terminal of the first transistor, and the second terminal is coupled to the second n-type portion of the rectifier, and a voltage coupling circuit having a first terminal, a second terminal, a third terminal, and a fourth terminal, wherein the first terminal is coupled to the anode of the rectifier, the second and the third terminals are respectively coupled to the gate terminals of the first and second transistors, and the fourth terminal is coupled to the cathode.

摘要翻译： 一种静电放电保护电路，包括具有阳极和阴极的整流器，包括第一p型部分，与第一p型部分相邻的第一n型部分，与第一p型部分邻接的第二p型部分 n型部分和与第二p型部分邻接的第二n型部分，其中第一p型部分耦合到阳极，第二n型部分耦合到阴极，第一晶体管具有 第一端子，第二端子和栅极端子，其中第一端子耦合到整流器的第一n型部分，具有第一端子，第二端子和栅极端子的第二晶体管，其中第一端子是 耦合到第一晶体管的第二端子，并且第二端子耦合到整流器的第二n型部分，以及具有第一端子，第二端子，第三端子和第四端子的电压耦合电路， 其中 第一端子耦合到整流器的阳极，第二和第三端子分别耦合到第一和第二晶体管的栅极端子，并且第四端子耦合到阴极。

公开(公告)号：US06671153B1

公开(公告)日：2003-12-30

申请号：US09659788

申请日：2000-09-11

申请人： Ming-Dou Ker ,  Wen-Yu Lo ,  Hun-Hsien Chang

发明人： Ming-Dou Ker ,  Wen-Yu Lo ,  Hun-Hsien Chang

IPC分类号： A02H322

CPC分类号： H01L27/0262 ,  H01L27/0255

摘要： A diode string with very low leakage current is used in power supply ESD clamp circuits. By adding an CMOS-Controlled Lateral SCR device into the cascaded diode string, the leakage current of this new diode string with 6 cascaded diodes under 5 Volts (3.3 Volts) forward bias can be controlled below 2.1 (1.07) nA at a temperature of 125° C. in a 0.35 &mgr;m silicide CMOS process. The holding voltage of this design with the CMOS-Controlled Lateral SCR can be linearly adjusted by changing the number of the cascaded diodes in the diode string for the application among the power lines with different voltage levels. The ESD level of this ESD clamp circuit is greater than 8,000 Volts in the Human-Body-Model ESD test. The diodes string is suitable for portable or low-power CMOS Integrated Circuit (IC) devices.

摘要翻译： 在电源ESD钳位电路中使用具有非常低的漏电流的二极管串。 通过将CMOS控制的横向SCR器件添加到级联二极管串中，在具有5伏特（3.3伏）正向偏压的6个级联二极管的新型二极管串联的漏极电流可以在125℃的温度下控制在2.1（1.07）nA以下 在0.35毫米硅化物CMOS工艺中。 通过改变具有不同电压电平的电源线之间的应用的二极管串中的级联二极管的数量，可以通过CMOS控制横向SCR的这种设计的保持电压进行线性调整。 该ESD钳位电路的ESD电平在人体模型ESD测试中大于8,000伏特。 二极管串适用于便携式或低功耗CMOS集成电路（IC）设备。

公开(公告)号：US06639283B1

公开(公告)日：2003-10-28

申请号：US10117147

申请日：2002-04-04

申请人： Kei-Kang Hung ,  Ming-Dou Ker

发明人： Kei-Kang Hung ,  Ming-Dou Ker

IPC分类号： H01L2362

CPC分类号： H01L27/0266

摘要： A semiconductor device with substrate-triggered ESD protection technique includes a guard ring, a first MOS transistor array, a second MOS transistor array and a substrate-triggered portion. The first MOS transistor array, the second MOS transistor array and the substrate-triggered portion are formed in a region surrounded by the guard ring, and the substrate-triggered portion is located between the first MOS transistor array and the second MOS transistor array. Therefore, when the ESD event occurs, the substrate-triggered portion can be used for biasing a base of at least one parasitic BJT in the first MOS transistor array and a base of at least one parasitic BJT in the second MOS transistor array to achieve uniform turn-on among the multiple fingers of MOS transistor array. By using this layout design, the MOS transistor array can have a high ESD robustness.

摘要翻译： 具有基板触发ESD保护技术的半导体器件包括保护环，第一MOS晶体管阵列，第二MOS晶体管阵列和基板触发部分。 第一MOS晶体管阵列，第二MOS晶体管阵列和基板触发部分形成在由保护环包围的区域中，并且基板触发部分位于第一MOS晶体管阵列和第二MOS晶体管阵列之间。 因此，当ESD事件发生时，衬底触发部分可以用于偏置第一MOS晶体管阵列中的至少一个寄生BJT的基极和第二MOS晶体管阵列中的至少一个寄生BJT的基极以实现均匀 MOS晶体管阵列的多个指状物之间导通。 通过使用这种布局设计，MOS晶体管阵列可以具有高ESD稳定性。