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247 条记录 (耗时 0.034 秒)

    Multilevel nonvolatile semiconductor memory system
    151.
    发明授权
    Multilevel nonvolatile semiconductor memory system 有权
    多级非易失性半导体存储器系统

    公开(公告)号：US08605500B2

    公开(公告)日：2013-12-10

    申请号：US13050431

    申请日：2011-03-17

    申请人： Naoki Kobayashi ,  Mitsuaki Honma ,  Noboru Shibata

    发明人： Naoki Kobayashi ,  Mitsuaki Honma ,  Noboru Shibata

    IPC分类号： G11C11/34

    CPC分类号： G11C11/5628

    摘要： According to one embodiment, a system includes a memory, a controller which controls an operation of the memory in a data program, and data bus which connects the memory to the controller. The memory comprises a memory cell array with memory cells which have a bit assignment to 2x (x is an integer number of 3 or more) threshold distributions, each memory cell storing x bits, and a control circuit which controls the data program of x bits to the memory cells. The controller comprises a first step generating y bit (y is an integer number and y

    摘要翻译： 根据一个实施例，系统包括存储器，控制数据程序中的存储器的操作的控制器以及将存储器连接到控制器的数据总线。 存储器包括具有存储器单元的存储器单元阵列，其具有位分配为2x（x为3或更多的整数）阈值分布，每个存储单元存储x位，以及控制电路，其控制x位数据程序 到记忆体细胞。 控制器包括基于x位产生y位（y为整数和y

    Semiconductor memory device with improved ECC efficiency
    153.
    发明授权
    Semiconductor memory device with improved ECC efficiency 有权
    具有提高ECC效率的半导体存储器件

    公开(公告)号：US08406054B2

    公开(公告)日：2013-03-26

    申请号：US13351266

    申请日：2012-01-17

    申请人： Noboru Shibata ,  Kazunori Kanebako

    发明人： Noboru Shibata ,  Kazunori Kanebako

    IPC分类号： G11C11/34

    CPC分类号： G11C16/0483 ,  G06F11/1068 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/3454 ,  G11C29/00 ,  G11C2211/5621

    摘要： Memory cells store k bits of data (k is a natural number not less than 2) into a single cell. A number n of data storage circuits store externally supplied k bits of data to write data into the memory cells. A control circuit inputs the data on a first page, a second page, . . . , a k-th page to every h (h≦n) of the data storage circuits and then writes the data in the n data storage circuits into the memory cells.

    摘要翻译： 存储单元将k位数据（k是不小于2的自然数）存储到单个单元中。 数字n个数据存储电路存储外部提供的k位数据以将数据写入存储单元。 控制电路输入第一页，第二页上的数据。 。 。 ，第k页到数据存储电路的每个h（h＆nlE; n），然后将数据写入n个数据存储电路到存储单元中。

    Semiconductor memory device capable of shortening erase time
    155.
    发明授权
    Semiconductor memory device capable of shortening erase time 有权
    能够缩短擦除时间的半导体存储器件

    公开(公告)号：US08335114B2

    公开(公告)日：2012-12-18

    申请号：US13162051

    申请日：2011-06-16

    申请人： Noboru Shibata

    发明人： Noboru Shibata

    IPC分类号： G11C11/34

    CPC分类号： G11C16/3445 ,  G11C16/10 ,  G11C16/14 ,  G11C16/26

    摘要： In a memory cell array, a plurality of memory cells connected to a plurality of word lines and a plurality of bit lines are arranged in a matrix. A control circuit controls the potentials of said plurality of word lines and said plurality of bit lines. In an erase operation, the control circuit erases an n number of memory cells (n is a natural number equal to or larger than 2) of said plurality of memory cells at the same time using a first erase voltage, carries out a verify operation using a first verify level, finds the number of cells k (k≦n) exceeding the first verify level, determines a second erase voltage according to the number k, and carries out an erase operation again using the second erase voltage.

    摘要翻译： 在存储单元阵列中，连接到多个字线和多个位线的多个存储单元被布置成矩阵。 控制电路控制所述多个字线和所述多个位线的电位。 在擦除操作中，控制电路使用第一擦除电压同时擦除所述多个存储单元的n个存储单元（n为等于或大于2的自然数），执行使用 第一验证电平，找到超过第一验证电平的单元数k（k＆nlE; n），根据数k确定第二擦除电压，并使用第二擦除电压再次执行擦除操作。

    Semiconductor memory device for storing multivalued data
    156.
    发明授权
    Semiconductor memory device for storing multivalued data 有权
    用于存储多值数据的半导体存储器件

    公开(公告)号：US08310871B2

    公开(公告)日：2012-11-13

    申请号：US13158508

    申请日：2011-06-13

    申请人： Noboru Shibata ,  Tomoharu Tanaka

    发明人： Noboru Shibata ,  Tomoharu Tanaka

    IPC分类号： G11C11/34

    CPC分类号： G11C16/3427 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/12 ,  G11C16/3459 ,  G11C2211/5621 ,  G11C2211/5646 ,  G11C2211/5648 ,  G11C2216/14

    摘要： Data storage circuits are connected to the bit lines in a one-to-one correspondence. A write circuit writes the data on a first page into a plurality of 5 first memory cells selected simultaneously by a word line. Thereafter, the write circuit writes the data on a second page into the plurality of first memory cell. Then, the write circuit writes the data on the first and second pages into second memory cells adjoining 10 the first memory cells in the bit line direction.

    摘要翻译： 数据存储电路以一一对应的方式连接到位线。 写入电路将第一页上的数据写入由字线同时选择的多个5个第一存储单元。 此后，写电路将第二页上的数据写入多个第一存储单元。 然后，写入电路将第一和第二页上的数据写入与位线方向上的第一存储单元相邻的第二存储单元。

    Semiconductor memory device capable of preventing a shift of threshold voltage
    158.
    发明授权
    Semiconductor memory device capable of preventing a shift of threshold voltage 有权
    能够防止阈值电压偏移的半导体存储器件

    公开(公告)号：US08174883B2

    公开(公告)日：2012-05-08

    申请号：US12538290

    申请日：2009-08-10

    申请人： Mitsuaki Honma ,  Noboru Shibata

    发明人： Mitsuaki Honma ,  Noboru Shibata

    IPC分类号： G11C16/04

    CPC分类号： G11C16/26 ,  G11C16/06

    摘要： A memory cell array is connected to a word line and a bit line, and configured so that a plurality of memory cells storing one level of n levels (n is a natural number more than 4) in one memory cell are arrayed in a matrix. A control circuit controls a potential of the word line and the bit line in accordance with input data, and writs data in the memory cell. The control circuit applies a write voltage corresponding to write data to a memory cell. The write voltage differs for each write data. A verify operation is executed for each write data after a write voltage application operation ends with respect to all n levels.

    摘要翻译： 存储单元阵列连接到字线和位线，并且被配置为使得在一个存储单元中存储n个电平（n是大于4的自然数）的一个电平的多个存储单元被排列成矩阵。 控制电路根据输入数据控制字线和位线的电位，并将数据写入存储单元。 控制电路将对应于写入数据的写入电压施加到存储单元。 每个写入数据的写入电压不同。 在写入电压施加操作相对于所有n个电平结束之后，对每个写入数据执行验证操作。

    Semiconductor storage device adapted to prevent erroneous writing to non-selected memory cells
    159.
    发明授权
    Semiconductor storage device adapted to prevent erroneous writing to non-selected memory cells 有权
    半导体存储装置适于防止对未选择的存储单元的错误写入

    公开(公告)号：US08149629B2

    公开(公告)日：2012-04-03

    申请号：US12505793

    申请日：2009-07-20

    申请人： Noboru Shibata ,  Kenri Nakai

    发明人： Noboru Shibata ,  Kenri Nakai

    IPC分类号： G11C16/04

    CPC分类号： G11C16/10 ,  G11C11/5628 ,  G11C16/0483 ,  G11C16/3418 ,  G11C16/3454 ,  G11C16/3459 ,  G11C2211/5621 ,  G11C2211/5642

    摘要： A memory cell array has a number of memory cells which are connected to word lines and bit lines and are arranged in a matrix form, each of the memory cells storing one of n levels (n is a natural number of 2 or more). A control circuit controls the potentials on the word lines and the bit lines in accordance with input data to write data to the memory cells. The control circuit is adapted to, at the write time, first apply a first potential to a well region or substrate in which the memory cells are formed, then set the well region or substrate to a second potential lower than the first potential, and next apply a predetermined voltage to the word lines to thereby perform a write operation.

    摘要翻译： 存储单元阵列具有连接到字线和位线并且以矩阵形式布置的多个存储单元，每个存储单元存储n个电平中的一个（n是2或更多的自然数）。 控制电路根据输入数据控制字线和位线上的电位，以将数据写入存储单元。 控制电路适于在写入时刻首先将第一电位施加到其中形成存储器单元的阱区或衬底，然后将阱区或衬底设置为低于第一电位的第二电位，接下来 对字线施加预定的电压从而执行写入操作。