公开(公告)号：US08159261B2

公开(公告)日：2012-04-17

申请号：US12836544

申请日：2010-07-14

申请人： Chul Kim ,  Jong Chern Lee

发明人： Chul Kim ,  Jong Chern Lee

IPC分类号： H03K17/16 ,  H03K19/003

CPC分类号： H03K19/00384

摘要： A semiconductor circuit includes a pad, a pad driver connected to the pad at an output terminal thereof and configured to calibrate a voltage of the pad in response to code signals, a comparison section configured to compare a reference voltage and the voltage of the pad and generate a comparison signal, and a code generation section configured to calibrate code values of the code signals in response to the comparison signal.

摘要翻译： 半导体电路包括焊盘，焊盘驱动器，其连接到其输出端处的焊盘，并且被配置为响应于代码信号校准焊盘的电压;比较部分，被配置为将参考电压和焊盘的电压进行比较， 生成比较信号，以及代码生成部，被配置为响应于比较信号来校准代码信号的代码值。

公开(公告)号：US20120008433A1

公开(公告)日：2012-01-12

申请号：US12875803

申请日：2010-09-03

申请人： Hyun-Su YOON ,  Jong-Chern Lee ,  Seung-Joon Ahn

发明人： Hyun-Su YOON ,  Jong-Chern Lee ,  Seung-Joon Ahn

IPC分类号： G11C7/00

CPC分类号： G11C7/22 ,  G11C7/222 ,  G11C2207/2272

摘要： A semiconductor memory device includes an open-loop-type delay locked loop (DLL) configured to generate a clock signal locked by reflecting a first delay amount which actually occurs in a data path and a second delay amount which is required for locking the clock signal, a latency control unit configured to shift an inputted command according to a latency code value corresponding to the first delay amount and latency information, and output the shifted command, and an additional delay line configured to delay the shifted command according to a delay code value corresponding to the second delay amount, and output the command of which operation timing is controlled.

摘要翻译： 半导体存储器件包括开环型延迟锁定环（DLL），其被配置为通过反映实际发生在数据路径中的第一延迟量和锁定时钟信号所需的第二延迟量来产生锁定的时钟信号 等待时间控制单元，被配置为根据与第一延迟量和等待时间信息相对应的等待时间码值来移位输入的命令，并输出移位的命令;以及附加延迟线，被配置为根据延迟代码值来延迟移位的命令 对应于第二延迟量，并且输出控制哪个操作定时的命令。

公开(公告)号：US20110292740A1

公开(公告)日：2011-12-01

申请号：US12949143

申请日：2010-11-18

申请人： Hee-Jin Byun ,  Jong-Chern Lee

发明人： Hee-Jin Byun ,  Jong-Chern Lee

IPC分类号： G11C7/10

CPC分类号： G11C7/1006 ,  G11C7/1012 ,  G11C7/1051 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/1093

摘要： A semiconductor device includes a data alignment unit configured to align serial input data in response to a data strobe signal, a data latching unit configured to latch an output signal of the data alignment unit in response to first and second synchronization pulse signals which are activated according to BL information during a write operation, and a data output unit configured to output an output signal of the data latching unit to a plurality of global data lines in response to a data input strobe signal corresponding to the BL information.

摘要翻译： 半导体器件包括：数据对准单元，被配置为响应于数据选通信号对准串行输入数据;数据锁存单元，被配置为根据第一和第二同步脉冲信号来锁存数据对准单元的输出信号，所述第一和第二同步脉冲信号根据 到写入操作期间的BL信息，以及数据输出单元，被配置为响应于与BL信息对应的数据输入选通信号，将数据锁存单元的输出信号输出到多个全局数据线。

公开(公告)号：US20110188324A1

公开(公告)日：2011-08-04

申请号：US12843673

申请日：2010-07-26

申请人： Jae Il Kim ,  Jong Chern Lee

发明人： Jae Il Kim ,  Jong Chern Lee

IPC分类号： G11C7/10

CPC分类号： G11C7/10

摘要： A semiconductor memory apparatus includes a first data input/output line configured to transmit data from a first memory bank; a second data input/output line configured to transmit the data from the first memory bank; a first data output section configured to align and output data transmitted through the first data input/output line based on an input/output mode; and a second data output section configured to align and output either data transmitted through the first input/output line or the second data input/output line based on the input/output mode and an address signal.

摘要翻译： 半导体存储装置包括：第一数据输入/输出线，被配置为从第一存储体传输数据; 第二数据输入/输出线，被配置为从所述第一存储体发送所述数据; 第一数据输出部，被配置为基于输入/输出模式对准并输出通过第一数据输入/输出线传输的数据; 以及第二数据输出部分，被配置为基于输入/输出模式和地址信号对准并输出通过第一输入/输出线或第二数据输入/输出线传输的数据。

公开(公告)号：US20110169542A1

公开(公告)日：2011-07-14

申请号：US12839352

申请日：2010-07-19

申请人： Jae Bum KO ,  Jong Chern LEE ,  Sang Jin BYEON

发明人： Jae Bum KO ,  Jong Chern LEE ,  Sang Jin BYEON

IPC分类号： H03H11/26

CPC分类号： G11C7/22 ,  G11C7/1057 ,  G11C7/1066 ,  G11C7/1084 ,  G11C7/1093 ,  G11C29/021 ,  G11C29/023 ,  G11C29/028

摘要： A delay circuit of a semiconductor memory apparatus includes a decoding unit configured to decode a plurality of test signals and enable one of a plurality of control signals; a bias voltage generation unit configured to generate a first bias voltage and a second bias voltage depending upon the control signal enabled among the plurality of control signals; and a delay unit configured to determine a delay time depending upon levels of the first and second bias voltages, delay an input signal by the determined delay time, and output a resultant signal as an output signal.

摘要翻译： 半导体存储装置的延迟电路包括：解码单元，被配置为对多个测试信号进行解码并使能多个控制信号中的一个; 偏置电压产生单元，被配置为根据在多个控制信号中使能的控制信号产生第一偏置电压和第二偏置电压; 以及延迟单元，被配置为根据第一和第二偏置电压的电平确定延迟时间，将输入信号延迟所确定的延迟时间，并输出结果信号作为输出信号。

公开(公告)号：US20110156736A1

公开(公告)日：2011-06-30

申请号：US12836538

申请日：2010-07-14

申请人： Tae Sik Yun ,  Jong Chern Lee

发明人： Tae Sik Yun ,  Jong Chern Lee

IPC分类号： G01R1/06 ,  H01L21/66 ,  G01R31/26

CPC分类号： H01L22/34 ,  G11C29/006 ,  H01L2924/0002 ,  H01L2924/00

摘要： Various embodiments of a semiconductor apparatus and related methods are disclosed. In one exemplary embodiment, a semiconductor apparatus may include a chip, scribe lanes disposed around the chip, and a probe test logic circuit for conducting a probe test on the chip. The probe test logic circuit is disposed on a portion of the scribe lanes.

摘要翻译： 公开了半导体装置和相关方法的各种实施例。 在一个示例性实施例中，半导体装置可以包括设置在芯片周围的芯片，划线，以及用于在芯片上进行探针测试的探针测试逻辑电路。 探针测试逻辑电路设置在划线的一部分上。

公开(公告)号：US07969220B2

公开(公告)日：2011-06-28

申请号：US12491567

申请日：2009-06-25

申请人： Seung-Joon Ahn ,  Jong-Chern Lee

发明人： Seung-Joon Ahn ,  Jong-Chern Lee

IPC分类号： H03H11/26

CPC分类号： H03H11/26

摘要： A delay circuit includes first and second selective delay stages each including a number of unit delay cells to delay signals applied thereto; and a delay control unit configured to control selectively applying an input signal to the first selective delay stage or the second selective delay stage in response to a code combination of first and second selection signals and produce an output signal.

摘要翻译： 延迟电路包括第一和第二选择性延迟级，每个延迟阶段包括多个单位延迟单元以延迟施加到其上的信号; 以及延迟控制单元，被配置为响应于第一和第二选择信号的代码组合，选择性地将输入信号施加到第一选择延迟级或第二选择性延迟级，并产生输出信号。

公开(公告)号：US20110128794A1

公开(公告)日：2011-06-02

申请号：US12649021

申请日：2009-12-29

申请人： Hyun-Su Yoon ,  Jong-Chern Lee

发明人： Hyun-Su Yoon ,  Jong-Chern Lee

IPC分类号： G11C7/10 ,  G11C7/00

CPC分类号： G11C11/4076 ,  G11C7/1051 ,  G11C7/1066 ,  G11C7/22 ,  G11C7/222 ,  G11C2207/2272

摘要： An apparatus for controlling an operation timing in a semiconductor memory device, comprising: a shift information generator configured to generate shift information based on data path delay information and latency information; and a shift register configured to shift a command based on the shift information and produce a shifted command to control an operation timing.

摘要翻译： 一种用于控制半导体存储器件中的操作定时的装置，包括：移位信息发生器，被配置为基于数据路径延迟信息和等待时间信息产生移位信息; 以及移位寄存器，被配置为基于移位信息移位命令，并产生移位的命令以控制操作定时。

公开(公告)号：US20110128039A1

公开(公告)日：2011-06-02

申请号：US12836544

申请日：2010-07-14

申请人： Chul Kim ,  Jong Chern Lee

发明人： Chul Kim ,  Jong Chern Lee

IPC分类号： H03K19/003

CPC分类号： H03K19/00384

摘要： A semiconductor circuit includes a pad, a pad driver connected to the pad at an output terminal thereof and configured to calibrate a voltage of the pad in response to code signals, a comparison section configured to compare a reference voltage and the voltage of the pad and generate a comparison signal, and a code generation section configured to calibrate code values of the code signals in response to the comparison signal.

摘要翻译： 半导体电路包括焊盘，焊盘驱动器，其连接到其输出端处的焊盘，并且被配置为响应于代码信号校准焊盘的电压;比较部分，被配置为将参考电压和焊盘的电压进行比较， 生成比较信号，以及代码生成部，被配置为响应于比较信号来校准代码信号的代码值。

公开(公告)号：US20110103156A1

公开(公告)日：2011-05-05

申请号：US12648997

申请日：2009-12-29

申请人： Jae Il KIM ,  Jong Chern Lee

发明人： Jae Il KIM ,  Jong Chern Lee

IPC分类号： G11C7/10 ,  G11C7/00

CPC分类号： G11C7/1051 ,  G11C7/1006 ,  G11C7/1012 ,  G11C7/1078 ,  G11C8/18 ,  G11C2207/002

摘要： A data input/output circuit includes a rank selecting section and a data input/output section. The rank selecting section is selectively connected to one of the first and second ranks in response to a chip selection signal, and outputs data to a connected rank or receives data from the connected rank. The data input/output section outputs the data transmitted from the rank selecting section through a data pad to an external device during a read operation, and outputs the data inputted to the data pad to the rank selecting section during a write operation.

摘要翻译： 数据输入/输出电路包括等级选择部分和数据输入/输出部分。 等级选择部分响应于芯片选择信号选择性地连接到第一和第二等级中的一个，并且将数据输出到连接的等级或从连接的等级接收数据。 在读取操作期间，数据输入/输出部分通过数据焊盘将从等级选择部分发送的数据输出到外部设备，并且在写入操作期间将输入到数据焊盘的数据输出到等级选择部分。