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    Technique for setting a vector mask
    11.
    发明申请
    Technique for setting a vector mask 有权
    设置矢量蒙版的技术

    公开(公告)号：US20070118720A1

    公开(公告)日：2007-05-24

    申请号：US11286735

    申请日：2005-11-22

    申请人： Roger Espasa ,  Roger Gramunt

    发明人： Roger Espasa ,  Roger Gramunt

    IPC分类号： G06F15/00

    CPC分类号： G06F9/30029 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30181 ,  G06F9/3836

    摘要： A technique to generate a vector mask. In particular, at least one embodiment of the invention matches at least two instructions used in generating a vector mask and prevents at least one of the two instructions from executing if the correlation is found.

    摘要翻译： 一种生成矢量蒙版的技术。 特别地，本发明的至少一个实施例将生成矢量掩码中使用的至少两个指令进行匹配，并且如果发现相关性则防止两个指令中的至少一个执行。

    Technique for setting a vector mask
    13.
    发明授权
    Technique for setting a vector mask 有权
    设置矢量蒙版的技术

    公开(公告)号：US09436468B2

    公开(公告)日：2016-09-06

    申请号：US11286735

    申请日：2005-11-22

    申请人： Roger Espasa ,  Roger Gramunt

    发明人： Roger Espasa ,  Roger Gramunt

    IPC分类号： G06F15/00 ,  G06F9/30 ,  G06F9/38

    CPC分类号： G06F9/30029 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30181 ,  G06F9/3836

    摘要： A technique to generate a vector mask. In particular, at least one embodiment of the invention matches at least two instructions used in generating a vector mask and prevents at least one of the two instructions from executing if the correlation is found.

    摘要翻译： 一种生成矢量蒙版的技术。 特别地，本发明的至少一个实施例将生成矢量掩码中使用的至少两个指令进行匹配，并且如果发现相关性则防止两个指令中的至少一个执行。

    SUPER MULTIPLY ADD (SUPER MADD) INSTRUCTION
    17.
    发明申请
    SUPER MULTIPLY ADD (SUPER MADD) INSTRUCTION 有权
    SUPER MULTIPLY ADD（SUPER MADD）指令

    公开(公告)号：US20140052968A1

    公开(公告)日：2014-02-20

    申请号：US13976404

    申请日：2011-12-23

    申请人： Jesus Corbal ,  Andrew T. Forsyth ,  Roger Espasa ,  Manel Fernandez ,  Thomas D. Fletcher

    发明人： Jesus Corbal ,  Andrew T. Forsyth ,  Roger Espasa ,  Manel Fernandez ,  Thomas D. Fletcher

    IPC分类号： G06F9/30

    CPC分类号： G06F9/3001 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30101 ,  G06F9/30145

    摘要： A method of processing an instruction is described that includes fetching and decoding the instruction. The instruction has separate destination address, first operand source address and second operand source address components. The first operand source address identifies a location of a first mask pattern in mask register space. The second operand source address identifies a location of a second mask pattern in the mask register space. The method further includes fetching the first mask pattern from the mask register space; fetching the second mask pattern from the mask register space; merging the first and second mask patterns into a merged mask pattern; and, storing the merged mask pattern at a storage location identified by the destination address.

    摘要翻译： 描述了处理指令的方法，其包括获取和解码指令。 该指令具有单独的目标地址，第一个操作数源地址和第二个操作数源地址组件。 第一个操作数源地址标识掩码寄存器空间中第一个掩码模式的位置。 第二操作数源地址在掩码寄存器空间中标识第二掩码图案的位置。 该方法还包括从掩模寄存器空间获取第一掩模图案; 从掩模寄存器空间中取出第二掩模图案; 将第一和第二掩模图案合并成合并的掩模图案; 以及将合并的掩模图案存储在由目的地地址识别的存储位置。

    CONSECUTIVE BIT ERROR DETECTION AND CORRECTION
    20.
    发明申请
    CONSECUTIVE BIT ERROR DETECTION AND CORRECTION 有权
    协调位错误检测和修正

    公开(公告)号：US20150370636A1

    公开(公告)日：2015-12-24

    申请号：US14308107

    申请日：2014-06-18

    申请人： Guillem Sole ,  Roger Espasa ,  Sorin Iacobovici ,  Brian Hickmann ,  Wei Wu ,  Thomas Fletcher

    发明人： Guillem Sole ,  Roger Espasa ,  Sorin Iacobovici ,  Brian Hickmann ,  Wei Wu ,  Thomas Fletcher

    IPC分类号： G06F11/10 ,  H03M13/00

    CPC分类号： H03M13/09 ,  G06F11/1012 ,  H03M13/17 ,  H03M13/19 ,  H03M13/29

    摘要： Embodiments of an invention for consecutive bit error detection and correction are disclosed. In one embodiment, an apparatus includes a storage structure, a second storage structure, a parity checker, an error correction code (ECC) checker, and an error corrector. The first storage structure is to store a plurality of data values, a plurality of parity values, and a plurality of ECC values, each parity value corresponding to one of the plurality of data values, a first bit of each parity value corresponding to a first of a plurality of portions of a corresponding data value, wherein the first of the plurality of portions of the corresponding data value is interleaved with a second of the plurality of portions of the corresponding data value, wherein a second bit of each parity value corresponds to a second of the plurality of portions of the corresponding data value, each ECC value corresponding to one of the plurality of data values. The parity checker is to detect a parity error in a data value stored in the first storage structure using a parity value corresponding to the data value. The ECC checker is to generate a syndrome. The error corrector is to detect and correct consecutive bit errors in the data value using the syndrome.

    摘要翻译： 公开了用于连续位错检测和校正的发明的实施例。 在一个实施例中，一种装置包括存储结构，第二存储结构，奇偶校验器，纠错码（ECC）检查器和纠错器。 第一存储结构是存储多个数据值，多个奇偶校验值和多个ECC值，每个奇偶校验值对应于多个数据值之一，每个奇偶校验值的第一位对应于第一 对应数据值的多个部分中的相应数据值的多个部分中的第一部分与相应数据值的多个部分中的第二部分进行交织，其中每个奇偶校验值的第二位对应于 相应数据值的多个部分中的第二个，每个ECC值对应于多个数据值之一。 奇偶校验器使用与数据值相对应的奇偶校验值来检测存储在第一存储结构中的数据值中的奇偶校验错误。 ECC检查器是产生综合征。 错误校正器是使用综合征来检测和纠正数据值中的连续位错误。