公开(公告)号：US06532524B1

公开(公告)日：2003-03-11

申请号：US09538822

申请日：2000-03-30

申请人： Junfei Fan ,  Jeffery Scott Hunt

发明人： Junfei Fan ,  Jeffery Scott Hunt

IPC分类号： G06F1214

CPC分类号： G06F13/1605

摘要： An apparatus comprising a first compare circuit, a second compare circuit and a memory. The first compare circuit may be configured to present a first match signal in response to a first address and a second address. The second compare circuit may be configured to present a second match signal in response to the first match signal, a first write enable signal and a second write enable signal. The memory may also be configured to present the first and second write enable signals. In one example, the memory may be configured to store and retrieve data with zero waiting cycles in response to the second match signal.

摘要翻译： 一种包括第一比较电路，第二比较电路和存储器的装置。 第一比较电路可以被配置为响应于第一地址和第二地址呈现第一匹配信号。 第二比较电路可以被配置为响应于第一匹配信号，第一写使能信号和第二写使能信号来呈现第二匹配信号。 存储器还可以被配置为呈现第一和第二写使能信号。 在一个示例中，存储器可以被配置为响应于第二匹配信号而以零等待周期存储和检索数据。

公开(公告)号：US06473357B1

公开(公告)日：2002-10-29

申请号：US09675895

申请日：2000-09-29

申请人： Junfei Fan ,  Jeffery Scott Hunt ,  Daniel E. Cress

发明人： Junfei Fan ,  Jeffery Scott Hunt ,  Daniel E. Cress

IPC分类号： G11C800

CPC分类号： G11C8/16

摘要： An apparatus comprising a memory array having a first port and a one or more other ports and a control circuit configured to couple (i) a bitline of the first port to a corresponding bitline of the one or more other ports and (ii) a dataline of the first port to a corresponding dataline of the one or more other ports in response to the first port and the one or more other ports accessing a common address.

摘要翻译： 一种装置，包括具有第一端口和一个或多个其它端口的存储器阵列，以及控制电路，其被配置为将（i）第一端口的位线耦合到所述一个或多个其他端口的对应位线，以及（ii）数据线 的所述第一端口响应于所述第一端口和所述一个或多个其他端口访问公共地址而发送到所述一个或多个其他端口的相应数据库。

公开(公告)号：US07479800B1

公开(公告)日：2009-01-20

申请号：US11540831

申请日：2006-09-28

申请人： Kalyana C. Vullaganti ,  Jeffery Scott Hunt

发明人： Kalyana C. Vullaganti ,  Jeffery Scott Hunt

IPC分类号： H03K17/16 ,  H03K19/003

CPC分类号： H03K19/0005 ,  H03K19/00369

摘要： A variable impedance sense (VIS) circuit (600) can detect and store an input offset value inherent in a sensing loop (620 and/or 622). According to a detected input offset polarity, a resulting impedance matching binary code can be adjusted to compensate for error that can be introduced by the input offset. The binary code can also be adjusted to compensate for additional error that can be introduced by dropping a least significant bit (LSB) of the code to reduce noise effects caused by the switching of the LSB.

摘要翻译： 可变阻抗感测（VIS）电路（600）可以检测和存储感测回路（620和/或622）中固有的输入偏移值。 根据检测到的输入偏移极性，可以调整所得到的阻抗匹配二进制码以补偿由输入偏移引入的误差。 也可以调整二进制代码以补偿通过丢弃代码的最低有效位（LSB）可以引入的附加错误，以减少由LSB切换引起的噪声影响。

公开(公告)号：US07139292B1

公开(公告)日：2006-11-21

申请号：US09943947

申请日：2001-08-31

申请人： Brian P. Evans ,  Jeffery Scott Hunt

发明人： Brian P. Evans ,  Jeffery Scott Hunt

IPC分类号： H04J3/02

CPC分类号： H03K19/17736 ,  H03K19/1737

摘要： An apparatus comprising a distributed multiplexer configured to receive a distributed input group of signals. The distributed multiplexer may be configured to evenly load the distributed input groups.

摘要翻译： 一种包括被配置为接收分布式输入信号组的分布式多路复用器的装置。 分布式多路复用器可以被配置为均匀地加载分布式输入组。

公开(公告)号：US06801064B1

公开(公告)日：2004-10-05

申请号：US10228436

申请日：2002-08-27

申请人： Jeffery Scott Hunt ,  Scott Anthony Jackson

发明人： Jeffery Scott Hunt ,  Scott Anthony Jackson

IPC分类号： H03B100

CPC分类号： H03K19/018521 ,  H03K19/0013 ,  H03K19/00315

摘要： A buffer includes a pull-up level shifter coupled to an input signal. A pull-down level shifter separate from the pull-up level shifter is coupled to the input signal. A driver is coupled to the pull-up level shifter and the pull-down level shifter.

摘要翻译： 缓冲器包括耦合到输入信号的上拉电平移位器。 与上拉电平移位器分离的下拉电平移位器耦合到输入信号。 驱动器耦合到上拉电平移位器和下拉电平移位器。

公开(公告)号：US06490712B1

公开(公告)日：2002-12-03

申请号：US09684159

申请日：2000-10-04

申请人： James Daniel Merchant ,  Gordon Carskadon ,  Brian P. Evans ,  Jeffery Scott Hunt ,  Anup Nayak ,  Andrew Wright

发明人： James Daniel Merchant ,  Gordon Carskadon ,  Brian P. Evans ,  Jeffery Scott Hunt ,  Anup Nayak ,  Andrew Wright

IPC分类号： G06F1750

CPC分类号： G06F17/5054

摘要： A method and system for automatically identifying configuration cell addresses in a schematic hierarchy is disclosed. In one embodiment of the present invention, a memory cell (e.g., a configuration bit) is identified in a schematic hierarchy. Next, this embodiment determines an address for the memory cell. Then, this embodiment determines a unique name for the memory cell. The name is comprised of a hierarchical logical name and a schematic path name. By traversing the schematic and using logical names, all addresses of configuration bits of a circuit design may be automatically determined. The process is repeated for each memory cell in the schematic. This embodiment stores the unique name of the configuration bit and the address of the configuration bit in a data structure.

摘要翻译： 公开了用于自动识别示意图层次结构中的配置单元地址的方法和系统。 在本发明的一个实施例中，以示意性层次来识别存储器单元（例如，配置位）。 接下来，本实施例确定存储单元的地址。 然后，本实施例确定存储单元的唯一名称。 该名称由分层逻辑名称和示意图路径名称组成。 通过遍历原理图并使用逻辑名称，可以自动确定电路设计的配置位的所有地址。 在原理图中为每个存储单元重复该过程。 该实施例将配置位的唯一名称和配置位的地址存储在数据结构中。

公开(公告)号：US5774413A

公开(公告)日：1998-06-30

申请号：US764329

申请日：1996-12-12

申请人： Jeffery Scott Hunt

发明人： Jeffery Scott Hunt

IPC分类号： G11C8/12 ,  G11C8/14 ,  G11C8/00

CPC分类号： G11C8/14 ,  G11C8/12

摘要： The present invention concerns a method and apparatus for generating a global wordline signal without requiring a metal layer for the global wordline route across multiple arrays. The global wordline signal is generally cascaded between the various group arrays. A low voltage level is generally presented across the wordlines to the various arrays that are inactive to minimize the overall amount of current used by the circuit. Once a particular array is activated, the present invention boosts the signal to a high level which represents an active wordline for a selected array. The present invention uses a global wordline scheme that uses the local wordlines from the previous array to determine whether to bring the next array up to an active level.

摘要翻译： 本发明涉及一种用于生成全局字线信号而不需要跨多个阵列的全局字线路由的金属层的方法和装置。 全局字线信号通常在各种组阵列之间进行级联。 通常在字线之间呈现低电平电平到不活动的各种阵列，以最小化电路使用的电流总量。 一旦特定的阵列被激活，本发明将信号升高到代表所选阵列的有效字线的高电平。 本发明使用全局字线方案，其使用来自先前阵列的本地字线来确定是否使下一个阵列达到活动电平。

公开(公告)号：US07808275B1

公开(公告)日：2010-10-05

申请号：US11757905

申请日：2007-06-04

申请人： George McCollough Ansel ,  Jeffery Scott Hunt ,  Anand Kumar Chamakura

发明人： George McCollough Ansel ,  Jeffery Scott Hunt ,  Anand Kumar Chamakura

IPC分类号： H03K19/0175 ,  H03K19/094 ,  H03L5/00

CPC分类号： H03K19/00384 ,  H03K19/018521

摘要： Disclosed is a circuit comprising an inverter circuit which comprises inverters and level shifters; and a modulation circuit comprising a pull-up circuit and a pull-down circuit, the modulation circuit coupled to the inverter circuit to regulate the response of the circuit to an input voltage for various power supply voltage levels by the pull-up or pull-down circuit. Other embodiments are also disclosed.

摘要翻译： 公开了一种包括逆变器电路的电路，其包括逆变器和电平移位器; 以及包括上拉电路和下拉电路的调制电路，所述调制电路耦合到所述逆变器电路，以通过所述上拉或下拉电路来调节所述电路对于各种电源电压电平的输入电压的响应， 下电路。 还公开了其他实施例。

公开(公告)号：US07132854B1

公开(公告)日：2006-11-07

申请号：US10949537

申请日：2004-09-23

申请人： Suwei Chen ,  Sanjay Sancheti ,  Jeffery Scott Hunt

发明人： Suwei Chen ,  Sanjay Sancheti ,  Jeffery Scott Hunt

IPC分类号： H03K19/173 ,  H03K3/289

CPC分类号： G11C7/1045 ,  G11C7/1006 ,  G11C7/1012 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1066 ,  G11C7/1072 ,  H03K19/1737

摘要： A data path (200) can be configured to accommodate different clocking arrangements. In one mode, data values may be output at a single data rate: one data value every clock cycle. In another mode, data values may be output at a double data rate: two data values every clock cycle. A data path (200) can be compact circuit structure, needing only an additional mode multiplexer (206) and inverter over a conventional D-type master-slave flip-flop.

摘要翻译： 数据路径（200）可被配置为适应不同的时钟配置。 在一种模式中，数据值可以以单个数据速率输出：每个时钟周期一个数据值。 在另一种模式下，数据值可以以双倍数据速率输出：每个时钟周期两个数据值。 数据路径（200）可以是紧凑的电路结构，仅需要通过常规D型主从触发器的附加模式多路复用器（206）和反相器。

公开(公告)号：US06904436B1

公开(公告)日：2005-06-07

申请号：US09684160

申请日：2000-10-04

申请人： James Daniel Merchant ,  Gordon Carskadon ,  Brian P. Evans ,  Jeffery Scott Hunt ,  Anup Nayak ,  Andrew Wright

发明人： James Daniel Merchant ,  Gordon Carskadon ,  Brian P. Evans ,  Jeffery Scott Hunt ,  Anup Nayak ,  Andrew Wright

IPC分类号： G06F7/08 ,  G06F17/50

CPC分类号： G06F17/5054 ,  Y10S707/956 ,  Y10S707/99942

摘要： A method and system for automatically building a bit order data structure of configuration bits for a programmable logic device. One embodiment of the present invention first identifies a plurality of memory cells in a hierarchical schematic representation of the programmable device. Next, this embodiment determines a plurality of addresses corresponding to the plurality of memory cells. This embodiment next determines a plurality of logical names for the plurality of memory cells. Then, based on an order in which the plurality of addresses are to be loaded into the programmable logic device, this embodiment orders the plurality of logical names for the plurality of memory cells. Another embodiment first accesses a database comprising a plurality of logical names corresponding to a plurality of addresses. Then, this embodiment accesses a database specifying an order in which the plurality of addresses are to be loaded into the programmable logic device. Next, this embodiment orders the plurality of logical names based on the order specified in the database from the previous step.

摘要翻译： 一种用于自动构建可编程逻辑器件的配置位的位顺序数据结构的方法和系统。 本发明的一个实施例首先以可编程设备的分层示意图表示识别多个存储器单元。 接下来，本实施例确定与多个存储单元对应的多个地址。 该实施例接下来确定多个存储单元的多个逻辑名称。 然后，基于将多个地址加载到可编程逻辑器件中的顺序，本实施例对多个存储器单元定义多个逻辑名称。 另一个实施例首先访问包括与多个地址对应的多个逻辑名称的数据库。 然后，本实施例访问指定将多个地址加载到可编程逻辑器件中的顺序的数据库。 接下来，本实施例基于从前一步骤在数据库中指定的顺序来订购多个逻辑名称。