公开(公告)号：US08223571B2

公开(公告)日：2012-07-17

申请号：US12839575

申请日：2010-07-20

申请人： Chung-Ji Lu ,  Hung-Jen Liao ,  Cheng Hung Lee ,  Derek C. Tao ,  Annie-Li-Keow Lum ,  Hong-Chen Cheng

发明人： Chung-Ji Lu ,  Hung-Jen Liao ,  Cheng Hung Lee ,  Derek C. Tao ,  Annie-Li-Keow Lum ,  Hong-Chen Cheng

IPC分类号： G11C7/02

CPC分类号： G11C7/067 ,  G11C7/065

摘要： A circuit includes a first left transistor having a first left drain, a first left gate, and a first left source; a second left transistor having a second left drain, a second left gate, and a second left source; a third left transistor having a third left drain, a third left gate, and a third left source; a first right transistor having a first right drain, a first right gate, and a first right source; a second right transistor having a second right drain, a second right gate, and a second right source; a third right transistor having a third right drain, a third right gate, and a third right source; a left node electrically coupling the first left drain, the second left drain, the second left gate, the third right gate, and the third left drain; and a right node electrically coupling the first right drain, the second right drain, the second right gate, the third left gate, and the third right drain.

摘要翻译： 电路包括具有第一左漏极，第一左栅极和第一左源的第一左晶体管; 第二左晶体管，具有第二左漏极，第二左栅极和第二左源极; 第三左晶体管，具有第三左漏极，第三左栅极和第三左源; 第一右晶体管，具有第一右漏极，第一右栅极和第一右源; 第二右晶体管，具有第二右漏极，第二右栅极和第二右源; 第三右晶体管，具有第三右漏极，第三右栅极和第三右源; 左节点，电耦合第一左排水口，第二左排水管，第二左闸门，第三右闸门和第三左排水管; 以及电连接第一右排水管，第二右排水管，第二右浇口，第三左浇口和第三右排水沟的右节点。

公开(公告)号：US20110188326A1

公开(公告)日：2011-08-04

申请号：US12700034

申请日：2010-02-04

申请人： Cheng Hung Lee ,  Hong-Chen Cheng ,  Chung-Ji Lu

发明人： Cheng Hung Lee ,  Hong-Chen Cheng ,  Chung-Ji Lu

IPC分类号： G11C7/00 ,  G11C8/08

CPC分类号： G11C7/00 ,  G11C8/08

摘要： A static random access memory (SRAM) macro includes a first power supply voltage and a second power supply voltage that is different from the first power supply voltage. A precharge control is connected to the second power supply voltage. The precharge control is coupled to a bit line through a bit line precharge. At least one level shifter receives a level shifter input. The level shifter converts the level shifter input having a voltage level closer to the first power supply voltage than the second power supply voltage to a level shifter output having a voltage level closer to the second power supply voltage than the first power supply voltage. The level shifter output is provided to the precharge control.

摘要翻译： 静态随机存取存储器（SRAM）宏包括与第一电源电压不同的第一电源电压和第二电源电压。 预充电控制连接到第二电源电压。 预充电控制通过位线预充电耦合到位线。 至少一个电平移位器接收电平移位器输入。 电平移位器将具有比第二电源电压更接近于第一电源电压的电压电平的电平移位器输入转换为具有比第一电源电压更接近第二电源电压的电压电平的电平移位器输出。 电平移位器输出被提供给预充电控制。

公开(公告)号：US08837250B2

公开(公告)日：2014-09-16

申请号：US12839490

申请日：2010-07-20

申请人： You-Cheng Xiao ,  Hong-Chen Cheng ,  Chung-Ji Lu ,  Cheng Hung Lee ,  Jung-Hsuan Chen ,  Li-Chun Tien

发明人： You-Cheng Xiao ,  Hong-Chen Cheng ,  Chung-Ji Lu ,  Cheng Hung Lee ,  Jung-Hsuan Chen ,  Li-Chun Tien

IPC分类号： G11C8/10

CPC分类号： G11C8/10 ,  G11C11/413

摘要： A word line decoder comprises a plurality of driver circuits, a plurality of word lines provided at respective outputs of the driver circuits, and a plurality of primary input lines coupled to the driver circuits and oriented in a first direction. The word line decoder also comprises a plurality of secondary input lines coupled to the driver circuits and oriented in the first direction. The word line decoder also comprises a local decode line coupled to each of the primary input lines. The word line decoder also comprises a decode line coupled to the local decode line and oriented in the first direction. A cluster decode line is coupled to the decode line. The word line decoder is configured to select at least one of the word lines based on signals provided by the cluster decode line and the secondary input lines.

摘要翻译： 字线解码器包括多个驱动器电路，设置在驱动器电路的各个输出处的多个字线以及耦合到驱动器电路并沿第一方向取向的多个主输入线。 字线解码器还包括耦合到驱动器电路并沿第一方向定向的多个次级输入线。 字线解码器还包括耦合到每个主输入线的本地解码线。 字线解码器还包括耦合到本地解码线并沿第一方向定向的解码线。 集群解码线耦合到解码线。 字线解码器被配置为基于由群集解码线和辅助输入线提供的信号来选择至少一个字线。

公开(公告)号：US08427888B2

公开(公告)日：2013-04-23

申请号：US12702594

申请日：2010-02-09

申请人： Chung-Ji Lu ,  Lee-Cheng Hung ,  Hung-Jen Liao ,  Hsu-Shun Chen ,  Hong-Chen Cheng ,  Chung-Yi Wu ,  Uppu Sharath Chandra

发明人： Chung-Ji Lu ,  Lee-Cheng Hung ,  Hung-Jen Liao ,  Hsu-Shun Chen ,  Hong-Chen Cheng ,  Chung-Yi Wu ,  Uppu Sharath Chandra

IPC分类号： G11C7/00

CPC分类号： G11C8/08 ,  G11C8/10

摘要： A representative circuit device includes a local control circuit having a level shifter, wherein in response to receipt of a first address signal the level shifter shifts the first address signal from a first voltage level to a second voltage level, providing a level shifted first address signal; and a word-line driver having at least one input for receiving a plurality of address signals, wherein the at least one input includes a first input that is coupled to the local control circuit to receive the level shifted first address signal, and an output that is electrically coupled to a word line of a memory cell array.

摘要翻译： 代表性电路装置包括具有电平移位器的本地控制电路，其中响应于接收到第一地址信号，电平移位器将第一地址信号从第一电压电平移位到第二电压电平，提供电平移位的第一地址信号 ; 以及具有用于接收多个地址信号的至少一个输入的字线驱动器，其中所述至少一个输入包括耦合到所述本地控制电路以接收所述电平移位的第一地址信号的第一输入，以及输出， 电耦合到存储单元阵列的字线。

公开(公告)号：US08305831B2

公开(公告)日：2012-11-06

申请号：US12885826

申请日：2010-09-20

申请人： Cheng Hung Lee ,  Chung-Yi Wu ,  Hsu-Shun Chen ,  Chung-Ji Lu

发明人： Cheng Hung Lee ,  Chung-Yi Wu ,  Hsu-Shun Chen ,  Chung-Ji Lu

IPC分类号： G11C5/14

CPC分类号： G11C11/413

摘要： An SRAM includes circuitry configured for the SRAM to operate at different operation modes using different voltage levels wherein the voltage level and thus the supply current leakage is regulated based on the operation mode. For example, the SRAM, in a normal operation mode, consumes power as other SRAMs. In a deep sleep mode the supply voltage (e.g., VDDI) for the bit cell in the SRAM macro is lowered by about 20-40% of the SRAM supply voltage (e.g., VDD), sufficient to retain the data in the bit cell. When access to the SRAM is not needed, the SRAM operates in the sleep mode, consuming little or no power.

摘要翻译： SRAM包括被配置用于使用不同的电压电平在不同的操作模式下工作的电路，其中基于操作模式调节电压电平和因此的电流泄漏。 例如，在正常工作模式下，SRAM将作为其他SRAM消耗电力。 在深度睡眠模式下，SRAM宏中的位单元的电源电压（例如，VDDI）降低SRAM电源电压（例如VDD）的约20-40％，足以将数据保留在位单元中。 当不需要访问SRAM时，SRAM在睡眠模式下运行，消耗很少或没有电源。

公开(公告)号：US08300491B2

公开(公告)日：2012-10-30

申请号：US12868909

申请日：2010-08-26

申请人： Derek C. Tao ,  Annie-Li-Keow Lum ,  Chung-Ji Lu

发明人： Derek C. Tao ,  Annie-Li-Keow Lum ,  Chung-Ji Lu

IPC分类号： G11C8/00

CPC分类号： G11C29/50012 ,  G11C11/41

摘要： A semiconductor memory segment includes a first memory bank having a first tracking cell disposed in a first tracking column. A second memory bank includes a second tracking cell disposed in a second tracking column. A first tracking circuit is coupled to the first and second tracking cells and is configured to output a first signal to memory control circuitry when the first and second tracking cells are accessed. The memory control circuitry is configured to set a clock based on the first signal.

摘要翻译： 半导体存储器段包括具有设置在第一跟踪列中的第一跟踪单元的第一存储体。 第二存储器组包括设置在第二跟踪列中的第二跟踪单元。 第一跟踪电路耦合到第一和第二跟踪单元，并且被配置为当第一和第二跟踪单元被访问时，将第一信号输出到存储器控制电路。 存储器控制电路被配置为基于第一信号设置时钟。

公开(公告)号：US20090285010A1

公开(公告)日：2009-11-19

申请号：US12253735

申请日：2008-10-17

申请人： Derek C. Tao ,  Annie-Li-Keow Lum ,  Chung-Ji Lu ,  Subramani Kengeri

发明人： Derek C. Tao ,  Annie-Li-Keow Lum ,  Chung-Ji Lu ,  Subramani Kengeri

IPC分类号： G11C11/00 ,  G11C7/00 ,  G11C7/10

CPC分类号： G11C11/413

摘要： A memory circuit includes a memory array, which further includes a plurality of memory cells arranged in rows and columns; a plurality of first bit-lines, each connected to a column of the memory array; and a plurality of write-assist latches, each connected to one of the plurality of first bit-lines. Each of the plurality of write-assist latches is configured to increase a voltage on a connecting one of the plurality of first bit-lines.

摘要翻译： 存储器电路包括存储器阵列，其还包括以行和列排列的多个存储单元; 多个第一位线，每个第一位线连接到存储器阵列的一列; 以及多个写入辅助锁存器，每个写入辅助锁存器连接到多个第一位线之一。 多个写入辅助锁存器中的每一个被配置为增加多个第一位线中的一个连接上的电压。

公开(公告)号：US08194495B2

公开(公告)日：2012-06-05

申请号：US12723077

申请日：2010-03-12

申请人： Derek C. Tao ,  Chung-Ji Lu ,  Annie-Li-Keow Lum

发明人： Derek C. Tao ,  Chung-Ji Lu ,  Annie-Li-Keow Lum

IPC分类号： G11C8/00

CPC分类号： G06F1/10 ,  G11C7/22 ,  G11C7/222 ,  G11C11/413

摘要： A clock generator includes a first input end and a second input end. The first input end is capable of receiving a first clock signal including a first state transition and a second state transition defining a first pulse width. The second input end is capable of receiving a second clock signal having a third state transition. A time period ranges from the first state transition to the third state transition. The clock generator can compare the first pulse width and the time period. The clock generator can output a third clock signal having a second pulse width ranging from a fourth state transition to a fifth state transition. The fifth state transition of the third clock signal is capable of being triggered by the second state transition of the first clock signal or the third state transition of the second clock signal depending on the comparison of the first pulse width and the time period.

摘要翻译： 时钟发生器包括第一输入端和第二输入端。 第一输入端能够接收包括定义第一脉冲宽度的第一状态转变和第二状态转换的第一时钟信号。 第二输入端能够接收具有第三状态转换的第二时钟信号。 时间段从第一状态转换到第三状态转换。 时钟发生器可以比较第一个脉冲宽度和时间周期。 时钟发生器可以输出具有从第四状态转变到第五状态转变的第二脉冲宽度的第三时钟信号。 根据第一脉冲宽度与时间段的比较，第三时钟信号的第五状态转换能够被第一时钟信号的第二状态转换或第二时钟信号的第三状态转换触发。

公开(公告)号：US07898875B2

公开(公告)日：2011-03-01

申请号：US12253735

申请日：2008-10-17

申请人： Derek C. Tao ,  Annie-Li-Keow Lum ,  Chung-Ji Lu ,  Subramani Kengeri

发明人： Derek C. Tao ,  Annie-Li-Keow Lum ,  Chung-Ji Lu ,  Subramani Kengeri

IPC分类号： G11C7/10

CPC分类号： G11C11/413

摘要： A memory circuit includes a memory array, which further includes a plurality of memory cells arranged in rows and columns; a plurality of first bit-lines, each connected to a column of the memory array; and a plurality of write-assist latches, each connected to one of the plurality of first bit-lines. Each of the plurality of write-assist latches is configured to increase a voltage on a connecting one of the plurality of first bit-lines.

摘要翻译： 存储器电路包括存储器阵列，其还包括以行和列排列的多个存储单元; 多个第一位线，每个第一位线连接到存储器阵列的一列; 以及多个写入辅助锁存器，每个写入辅助锁存器连接到多个第一位线之一。 多个写入辅助锁存器中的每一个被配置为增加多个第一位线中的一个连接上的电压。