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    Hardware branching employing loop control registers loaded according to status of sections of an arithmetic logic unit divided into a plurality of sections
    11.
    发明授权
    Hardware branching employing loop control registers loaded according to status of sections of an arithmetic logic unit divided into a plurality of sections 失效
    硬件分支采用根据划分成多个部分的算术逻辑单元的部分的状态加载的循环控制寄存器

    公开(公告)号：US5734880A

    公开(公告)日：1998-03-31

    申请号：US480230

    申请日：1995-06-07

    申请人： Karl M. Guttag ,  Keith Balmer ,  Robert J. Gove ,  Christopher J. Read ,  Jeremiah E. Golston ,  Sydney W. Poland ,  Nicholas Ing-Simmons ,  Philip Moyse

    发明人： Karl M. Guttag ,  Keith Balmer ,  Robert J. Gove ,  Christopher J. Read ,  Jeremiah E. Golston ,  Sydney W. Poland ,  Nicholas Ing-Simmons ,  Philip Moyse

    IPC分类号： G06F5/01 ,  G06F9/302 ,  G06F9/305 ,  G06F9/308 ,  G06F9/315 ,  G06F9/32 ,  G06F12/02 ,  G06F15/00

    CPC分类号： G06F9/30014 ,  G06F12/0284 ,  G06F5/015 ,  G06F9/30018 ,  G06F9/30029 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30094 ,  G06F9/30167 ,  G06F9/325

    摘要： Conditional hardware branching employs zero overhead loop logic and writing to a loop count register within a program loop. The zero overhead loop logic includes a program counter (701), loop end registers (711, 712, 713), loop start registers (721, 722, 723), loop counter registers (731, 732, 733), comparators (715, 716, 717) and loop priority logic (725). Normally the program counter (701) is incremented each cycle. The comparators (715, 716, 717) compare the address stored in the program counter (701) with respective loop end registers (711, 712, 713). If the address in the program counter (701) equals a loop end address, loop priority logic (725) decrements the loop count register and loads the program counter with the loop start address in loop start register. Hardware looping involves loading a loop count register during program loop operation. An arithmetic logic unit operation generates a status bit loaded into a status register or is split into sections and generates a status bit for each section stored in a multiple flags register (211) used to load the loop. count register. If this is zero then the loop priority logic reloads the program counter (701) with the loop start address and repeats the loop. If this is nonzero, program counter (701) may increment normally or will be loaded with the loop start address of a higher priority loop.

    摘要翻译： 条件硬件分支采用零开销循环逻辑并写入程序循环内的循环计数寄存器。 零开销循环逻辑包括程序计数器（701），循环结束寄存器（711,712,713），循环开始寄存器（721,722,723），循环计数器寄存器（731,732,733），比较器（715， 716,717）和循环优先级逻辑（725）。 通常，每个周期递增程序计数器（701）。 比较器（715,716,717）将存储在程序计数器（701）中的地址与相应的循环结束寄存器（711,712,713）进行比较。 如果程序计数器（701）中的地址等于循环结束地址，则循环优先级逻辑（725）递减循环计数寄存器，并加载循环起始寄存器中循环起始地址的程序计数器。 硬件循环涉及在程序循环操作期间加载循环计数寄存器。 算术逻辑单元操作产生加载到状态寄存器中的状态位或分割成部分，并且生成用于加载循环的多标志寄存器（211）中存储的每个部分的状态位。 计数寄存器 如果这是零，则循环优先级逻辑使用循环起始地址重新加载程序计数器（701）并重复循环。 如果这是非零的，则程序计数器（701）可以正常地增加或将加载较高优先级循环的循环起始地址。

    Three input arithmetic logic unit with shifter and mask generator
    12.
    发明授权
    Three input arithmetic logic unit with shifter and mask generator 失效
    三输入算术逻辑单元，带移位器和掩码发生器

    公开(公告)号：US5974539A

    公开(公告)日：1999-10-26

    申请号：US160298

    申请日：1993-11-30

    申请人： Karl M. Guttag ,  Keith Balmer ,  Robert J. Gove ,  Christopher J. Read ,  Jeremiah E. Golston ,  Sydney W. Poland ,  Nicholas Ing-Simmons ,  Phillip Moyse

    发明人： Karl M. Guttag ,  Keith Balmer ,  Robert J. Gove ,  Christopher J. Read ,  Jeremiah E. Golston ,  Sydney W. Poland ,  Nicholas Ing-Simmons ,  Phillip Moyse

    IPC分类号： G06F5/01 ,  G06F9/302 ,  G06F9/315

    CPC分类号： G06F9/30167 ,  G06F5/015

    摘要： A three input arithmetic logic unit (230) generates a combination of the three inputs that is selected by a function signal. The second input signal comes from a controllable shifter (235). The shift amount is a default shift amount stored in a special data register, a predetermined set of bits of data recalled from a data register or zero. A one's constant source (236) is connected to the shifter (235) to supply a multibit digital signal of "1". This permits generating a second input signal of the form 2.sup.N, with N being the shift amount. The output of the shift (235) may be stored independently of the arithmetic logic unit (230) result. The third input signal comes from a multiplexer (233) that selects between an instruction specified immediate field, data recalled from a data register or a mask input from a mask generator (239). One preferred form of the mask has a number of right justified 1's corresponding to a mask input signal. This mask input signal may be the default shift amount or a predetermined number of the least significant bits of the third input signal as selected by a multiplexer. A second preferred form of the mask is selected one of the left most 1, the right most 1, the left most bit change or the right most bit change of a predetermined set of the least significant bits of data recalled from a data register.

    摘要翻译： 三输入算术逻辑单元（230）产生由功能信号选择的三个输入的组合。 第二输入信号来自可控移位器（235）。 移位量是存储在特殊数据寄存器中的默认偏移量，是从数据寄存器或零调用的预定数据位组。 一个恒定源（236）连接到移位器（235）以提供“1”的多位数字信号。 这允许产生形式2N的第二输入信号，其中N是移位量。 移位（235）的输出可以独立于算术逻辑单元（230）结果存储。 第三输入信号来自多路复用器（233），其在指定的指令字段，从数据寄存器调用的数据或从掩码生成器输入的掩码（239）之间进行选择。 掩模的一个优选形式具有对应于掩模输入信号的许多右对齐1。 该掩模输入信号可以是由多路复用器选择的第三输入信号的默认偏移量或预定数量的最低有效位。 选择掩模的第二优选形式是从数据寄存器回调的数据的最低有效位的预定集合的最左1，最右1，最左位变化或最右位变化中的一个。

    Message passing and blast interrupt from processor
    13.
    发明授权
    Message passing and blast interrupt from processor 失效
    来自处理器的消息传递和爆炸中断

    公开(公告)号：US5724599A

    公开(公告)日：1998-03-03

    申请号：US208171

    申请日：1994-03-08

    申请人： Keith Balmer ,  Karl M. Guttag ,  Robert J. Gove ,  Nicholas Ing-Simmons ,  Iain Robertson

    发明人： Keith Balmer ,  Karl M. Guttag ,  Robert J. Gove ,  Nicholas Ing-Simmons ,  Iain Robertson

    IPC分类号： G06F15/00 ,  G06F15/16

    CPC分类号： G06F15/16

    摘要： The invention involves communication within a multiprocessor system. The multiprocessor system includes a command word bus and a plurality of data processors. Each data processor is connected to the command word bus and includes a command circuit, a decoder and a reset control circuit. The command circuit may generate a command word on the command word bus including at least one reset command word for resetting a data processor. The decoder decodes command words received via the command word bus and includes at least a reset command decoder for decoding a reset command word. The reset control circuit resets the data processor into a state corresponding to initial application of electrical power upon receiving a reset command word. Each command word circuit generates command words indicating a particular data processor to which it is directed. Only a predetermined subset of the data processors may send the reset command word directed to other data processors. Additional actions such as interrupts, halt and cache memory flush may be controlled via the command word. In the preferred embodiment, a single command word may be directed to plural data processors. In the preferred embodiment, the command word bus and each of the data processors are disposed on a single semiconductor chip.

    摘要翻译： 本发明涉及多处理器系统内的通信。 多处理器系统包括命令字总线和多个数据处理器。 每个数据处理器连接到命令字总线，并包括命令电路，解码器和复位控制电路。 命令电路可以在命令字总线上生成包括用于复位数据处理器的至少一个复位命令字的命令字。 解码器解码通过命令字总线接收的命令字，并且至少包括用于对复位命令字进行解码的复位命令解码器。 复位控制电路在接收到复位命令字时将数据处理器复位为与初始施加电力相对应的状态。 每个命令字电路产生指示其所针对的特定数据处理器的命令字。 只有数据处理器的预定子集可以发送定向到其他数据处理器的复位命令字。 可以通过命令字来控制诸如中断，停止和高速缓冲存储器刷新等附加动作。 在优选实施例中，单个命令字可以被引导到多个数据处理器。 在优选实施例中，命令字总线和每个数据处理器设置在单个半导体芯片上。

    Arithmetic logic unit having plural independent sections and register storing resultant indicator bit from every section
    14.
    发明授权
    Arithmetic logic unit having plural independent sections and register storing resultant indicator bit from every section 失效
    具有多个独立部分的算术逻辑单元和从每个部分存储结果指示符位的寄存器

    公开(公告)号：US5640578A

    公开(公告)日：1997-06-17

    申请号：US158742

    申请日：1993-11-30

    申请人： Keith Balmer ,  Nicholas Ing-Simmons ,  Karl M. Guttag ,  Robert J. Gove ,  Jeremiah E. Golston ,  Christopher J. Read ,  Sydney W. Poland

    发明人： Keith Balmer ,  Nicholas Ing-Simmons ,  Karl M. Guttag ,  Robert J. Gove ,  Jeremiah E. Golston ,  Christopher J. Read ,  Sydney W. Poland

    IPC分类号： G06F3/153 ,  G06F7/575 ,  G06F9/302 ,  G06F9/318 ,  G06F9/32 ,  G06F12/08 ,  G06T1/00 ,  G06T1/20 ,  G06T11/00 ,  G09G5/39 ,  H04N1/387 ,  G06F7/38 ,  G06F7/50

    CPC分类号： G06F7/575 ,  G06F9/30014 ,  G06F9/30036 ,  G06F9/30094 ,  G06F9/30189 ,  G06F9/30192 ,  G06F2207/382 ,  G06F2207/3828 ,  G06F7/49905

    摘要： An arithmetic logic unit (230) may be divided into a plurality of independent sections (301, 302, 303, 340). A bit zero of carry status signal corresponding to each section that is stored in a flags register (211), which preferably includes more bits than the maximum number of sections of the arithmetic logic unit (230). New status signals may overwrite the previous status signals or rotate the stored bits and store the new status signals. A status register (210) stores a size indicator that determines the a number of sections of the arithmetic logic unit (230). A status detector has a zero detector (321, 322, 323, 324) for each elementary section (301, 302, 303, 304) of the arithmetic logic unit (230). When there are fewer than the maximum number of sections, these zero signals are ANDed (331, 332, 341). A multiplexer couples the carry-out of an elementary (311, 312, 313, 314) to the carry-in of an adjacent elementary section (301, 302, 303, 304) or not depending on the selected number of sections. The status detector supplies carry outs from each elementary section (301, 302, 303, 304) not coupled to an adjacent elementary section (301, 302, 303, 304) to the flags register (211). Status signals stored in the flags register (211) influence the combination of inputs formed by the arithmetic logic unit (230) within corresponding sections. An expand circuit (238) expands selected bits of flags register (211) to form a third input to a three input arithmetic logic unit (230).

    摘要翻译： 算术逻辑单元（230）可以被划分为多个独立部分（301,302,303,340）。 对应于存储在标志寄存器（211）中的每个部分的进位状态信号的位零，其优选地包括比算术逻辑单元（230）的最大部分数量多的位。 新的状态信号可以覆盖先前的状态信号或旋转存储的比特并存储新的状态信号。 状态寄存器（210）存储确定算术逻辑单元（230）的段数的大小指示符。 状态检测器对于算术逻辑单元（230）的每个基本部分（301,302,303,304）具有零检测器（321,322,323,324）。 当小于最大数量的部分时，这些零信号为“与”（331,332,341）。 多路复用器将基本（311,312,313,314）的进位输出耦合到相邻基本部分（301,302,303,304）的进位，或者不依赖于所选择的部分数量。 状态检测器从没有耦合到相邻基本部分（301,302,303,304）的每个基本部分（301,302,303,304）提供进位到标志寄存器（211）。 存储在标志寄存器（211）中的状态信号影响由相应部分内的算术逻辑单元（230）形成的输入的组合。 扩展电路（238）扩展标志寄存器（211）的所选位以形成三输入算术逻辑单元（230）的第三输入。

    Three input arithmetic logic unit with shifter
    15.
    发明授权
    Three input arithmetic logic unit with shifter 失效
    三输入算术逻辑单元带移位器

    公开(公告)号：US6098163A

    公开(公告)日：2000-08-01

    申请号：US160573

    申请日：1993-11-30

    申请人： Karl M. Guttag ,  Keith Balmer ,  Robert J. Gove ,  Christopher J. Read ,  Jeremiah E. Golston ,  Sydney W. Poland ,  Nicholas Ing-Simmons ,  Phillip Moyse

    发明人： Karl M. Guttag ,  Keith Balmer ,  Robert J. Gove ,  Christopher J. Read ,  Jeremiah E. Golston ,  Sydney W. Poland ,  Nicholas Ing-Simmons ,  Phillip Moyse

    IPC分类号： G06F5/01 ,  G06F15/00

    CPC分类号： G06F9/30167 ,  G06F5/015

    摘要： A data processing apparatus includes a three input arithmetic logic unit (230) that generates a combination of the three inputs that is selected by a function signal. Data registers (200) store the three data inputs and the arithmetic logic unit output. The second input signal comes from a controllable shifter (235). The shift amount is a default shift amount stored in a special data register, a predetermined set of bits of data recalled from a data register or zero. A one's constant source (236) is connected to the shifter (235) to supply a multibit digital signal of "1". This permits generating a second input signal of the form 2.sup.N, with N being the shift amount. The output of the shifter (235) may be stored independently of the arithmetic logic unit (230) result. The third input signal comes from a multiplexer (233) that selects between an instruction specified immediate field, data recalled from a data register or a mask input from a mask generator (239). One preferred form of the mask has a number of right justified 1's corresponding to a mask input signal. This mask input signal may be the default shift amount or a predetermined number of the least significant bits of a third input signal as selected by a multiplexer. A second preferred form of the mask is selected one of the left most 1, the right most 1, the left most bit change or the right most bit change of a predetermined set of the least significant bits of data recalled from a data register. In the preferred embodiment of this invention, the three input arithmetic logic unit (230) is embodied in a data processor circuits as a part of a multiprocessor integrated circuit (100) used in image processing.

    摘要翻译： 数据处理装置包括产生由功能信号选择的三个输入的组合的三输入算术逻辑单元（230）。 数据寄存器（200）存储三个数据输入和算术逻辑单元输出。 第二输入信号来自可控移位器（235）。 移位量是存储在特殊数据寄存器中的默认偏移量，是从数据寄存器或零调用的预定数据位组。 一个恒定源（236）连接到移位器（235）以提供“1”的多位数字信号。 这允许产生形式2N的第二输入信号，其中N是移位量。 移位器（235）的输出可以独立于算术逻辑单元（230）的结果存储。 第三输入信号来自多路复用器（233），其在指定的指令字段，从数据寄存器调用的数据或从掩码生成器输入的掩码（239）之间进行选择。 掩模的一个优选形式具有对应于掩模输入信号的许多右对齐1。 该掩模输入信号可以是由多路复用器选择的第三输入信号的默认偏移量或预定数量的最低有效位。 选择掩模的第二优选形式是从数据寄存器回调的数据的最低有效位的预定集合的最左1，最右1，最左位变化或最右位变化中的一个。 在本发明的优选实施例中，三输入算术逻辑单元（230）被实现为作为在图像处理中使用的多处理器集成电路（100）的一部分的数据处理器电路。

    Three input arithmetic logic unit with shifter and/or mask generator
    16.
    发明授权
    Three input arithmetic logic unit with shifter and/or mask generator 失效
    具有移位器和/或掩码发生器的三输入算术逻辑单元

    公开(公告)号：US5995748A

    公开(公告)日：1999-11-30

    申请号：US99727

    申请日：1998-06-19

    申请人： Karl M. Guttag ,  Keith Balmer ,  Robert J. Gove ,  Christopher J. Read ,  Jeremiah E. Golston ,  Sydney W. Poland ,  Nicholas Ing-Simmons ,  Philip Moyse

    发明人： Karl M. Guttag ,  Keith Balmer ,  Robert J. Gove ,  Christopher J. Read ,  Jeremiah E. Golston ,  Sydney W. Poland ,  Nicholas Ing-Simmons ,  Philip Moyse

    IPC分类号： G06F5/01 ,  G06F9/302 ,  G06F9/305 ,  G06F9/308 ,  G06F9/315 ,  G06F9/32 ,  G06F12/02

    CPC分类号： G06F9/30014 ,  G06F12/0284 ,  G06F5/015 ,  G06F9/30018 ,  G06F9/30029 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30094 ,  G06F9/30167 ,  G06F9/325

    摘要： A data processing apparatus includes a three input arithmetic logic unit (230) that generates a combination of the three inputs that is selected by a function signal. Data registers (200) store the three data inputs and the arithmetic logic unit output. The second input signal optionally comes from a controllable shifter (235). The shift amount is a default shift amount stored in a special data register, a predetermined set of bits of data recalled from a data register or zero. A one's constant source (236) is connected to the shifter (235) to supply an N bit digital signal of "1". This permits generating a second input signal of the form 2.sup.N, with N being the shift amount. The output of the shifter (235) may be stored independently of the arithmetic logic unit (230) result. The third input signal optionally comes from a multiplexer (233) that selects between an instruction specified immediate field, data recalled from a data register or a mask input from a mask generator (239). This mask input signal may be the default shift amount or a predetermined number of the least significant bits of a third input signal as selected by a multiplexer. In the preferred embodiment of this invention, the three input arithmetic logic unit (230) is embodied in a data processor circuits as a part of a multiprocessor integrated circuit (100) used in image processing.

    摘要翻译： 数据处理装置包括产生由功能信号选择的三个输入的组合的三输入算术逻辑单元（230）。 数据寄存器（200）存储三个数据输入和算术逻辑单元输出。 第二输入信号可选地来自可控移位器（235）。 移位量是存储在特殊数据寄存器中的默认偏移量，是从数据寄存器或零调用的预定数据位组。 一个恒定源（236）连接到移位器（235）以提供“1”的N位数字信号。 这允许产生形式2N的第二输入信号，其中N是移位量。 移位器（235）的输出可以独立于算术逻辑单元（230）的结果存储。 第三输入信号可选地来自多路复用器（233），其在指令指定的立即字段，从数据寄存器调用的数据或从掩码生成器输入的掩码（239）之间进行选择。 该掩模输入信号可以是由多路复用器选择的第三输入信号的默认偏移量或预定数量的最低有效位。 在本发明的优选实施例中，三输入算术逻辑单元（230）被实现为作为在图像处理中使用的多处理器集成电路（100）的一部分的数据处理器电路。

    Three input arithmetic logic unit capable of performing all possible three operand boolean operations with shifter and/or mask generator
    17.
    发明授权
    Three input arithmetic logic unit capable of performing all possible three operand boolean operations with shifter and/or mask generator 失效
    三输入算术逻辑单元能够用移位器和/或掩码发生器执行所有可能的三个操作数布尔运算

    公开(公告)号：US5995747A

    公开(公告)日：1999-11-30

    申请号：US794962

    申请日：1997-02-04

    申请人： Karl M. Guttag ,  Keith Balmer ,  Robert J. Gove ,  Christopher J. Read ,  Jeremiah E. Golston ,  Sydney W. Poland ,  Nicholas Ing-Simmons ,  Philip Moyse

    发明人： Karl M. Guttag ,  Keith Balmer ,  Robert J. Gove ,  Christopher J. Read ,  Jeremiah E. Golston ,  Sydney W. Poland ,  Nicholas Ing-Simmons ,  Philip Moyse

    IPC分类号： G06F5/01 ,  G06F9/302 ,  G06F9/305 ,  G06F9/308 ,  G06F9/315 ,  G06F9/32 ,  G06F12/02 ,  G06F7/52

    CPC分类号： G06F9/30014 ,  G06F12/0284 ,  G06F5/015 ,  G06F9/30018 ,  G06F9/30029 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30094 ,  G06F9/30167 ,  G06F9/325

    摘要： A data processing apparatus includes a three input arithmetic logic unit (230) that generates a Boolean combination of the three inputs that is selected by a function signal. The arithmetic logic unit is capable of forming all possible Boolean combinations of the three inputs. Data registers (200) store the three data inputs and the arithmetic logic unit output. The second input signal comes from a controllable shifter (235). The shift amount is a default shift amount stored in a special data register, a predetermined set of bits of data recalled from a data register or zero. A one's constant source (236) is connected to the shifter (235) to supply an N bit digital signal of "1". This permits generating a second input signal of the form 2.sup.N, with N being the shift amount. The output of the shifter (235) may be stored independently of the arithmetic logic unit (230) result. The third input signal comes from a multiplexer (233) that selects between an instruction specified immediate field, data recalled from a data register or a mask input from a mask generator (239). This mask input signal may be the default shift amount or a predetermined number of the least significant bits of a third input signal as selected by a multiplexer. In the preferred embodiment of this invention, the three input arithmetic logic unit (230) is embodied in a data processor circuits as a part of a multiprocessor integrated circuit (100) used in image processing.

    摘要翻译： 数据处理装置包括三输入算术逻辑单元（230），其生成由功能信号选择的三个输入的布尔组合。 算术逻辑单元能够形成三个输入的所有可能的布尔组合。 数据寄存器（200）存储三个数据输入和算术逻辑单元输出。 第二输入信号来自可控移位器（235）。 移位量是存储在特殊数据寄存器中的默认偏移量，是从数据寄存器或零调用的预定数据位组。 一个恒定源（236）连接到移位器（235）以提供“1”的N位数字信号。 这允许产生形式2N的第二输入信号，其中N是移位量。 移位器（235）的输出可以独立于算术逻辑单元（230）的结果存储。 第三输入信号来自多路复用器（233），其在指定的指令字段，从数据寄存器调用的数据或从掩码生成器输入的掩码（239）之间进行选择。 该掩模输入信号可以是由多路复用器选择的第三输入信号的默认偏移量或预定数量的最低有效位。 在本发明的优选实施例中，三输入算术逻辑单元（230）被实现为作为在图像处理中使用的多处理器集成电路（100）的一部分的数据处理器电路。

    Architecture of transfer processor
    19.
    发明授权
    Architecture of transfer processor 失效
    传输处理器架构

    公开(公告)号：US5524265A

    公开(公告)日：1996-06-04

    申请号：US207503

    申请日：1994-03-08

    申请人： Keith Balmer ,  Robert J. Gove ,  Iain Robertson ,  Karl M. Guttag ,  Nicholas Ing-Simmons

    发明人： Keith Balmer ,  Robert J. Gove ,  Iain Robertson ,  Karl M. Guttag ,  Nicholas Ing-Simmons

    IPC分类号： G06F13/28 ,  G06F13/00

    CPC分类号： G06F13/28

    摘要： This invention is a data processor including a data transfer controller. The data transfer controller includes internal and external memory interfaces coupled to internal and external memory, respectively. A pipeline controller controls the internal memory interface and the external memory interface. A source address generator generates addresses for reading data. A destination address generator generates addresses for writing data. Buffer circuitry interposed between the source address generator and the destination address generator permits data to be aligned to differing source and destination data word sizes and differing data word boundaries. An external sequencer provides control signals for the external memory via the external memory interface. In the preferred embodiment, the buffer circuitry includes a first-in-first-out (FIFO) buffer having a plurality of registers. This permits continued operations in many cases when either the source or destination memory operations temporarily stall. The buffer circuitry preferably is used for buffering processor requested data transfers. Also a further cache buffer having a plurality of registers is used in buffering instruction cache service requests. The data transfer controller includes refresh registers coupled to the external sequencer. This provides data refreshing of dynamic random access memories. The data transfer controller further includes request prioritization circuitry coupled to the pipeline controller for prioritization of data transfer requests to the pipeline controller.

    摘要翻译： 本发明是一种包括数据传输控制器的数据处理器。 数据传输控制器分别包括耦合到内部和外部存储器的内部和外部存储器接口。 管道控制器控制内部存储器接口和外部存储器接口。 源地址生成器生成用于读取数据的地址。 目的地址生成器生成写入数据的地址。 插入在源地址发生器和目的地地址发生器之间的缓冲电路允许数据与不同的源和目的数据字大小和不同的数据字边界对准。 外部定序器通过外部存储器接口为外部存储器提供控制信号。 在优选实施例中，缓冲电路包括具有多个寄存器的先进先出（FIFO）缓冲器。 在许多情况下，当源或目标存储器操作暂时停止时，这允许持续的操作。 缓冲电路优选地用于缓冲处理器所请求的数据传输。 另外，在缓存指令高速缓存服务请求中使用具有多个寄存器的另外的高速缓存缓冲器。 数据传输控制器包括耦合到外部定序器的刷新寄存器。 这提供了动态随机存取存储器的数据刷新。 数据传输控制器还包括耦合到流水线控制器的请求优先化电路，用于将流量控制器的数据传输请求优先化。