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公开(公告)号：US09146871B2
公开(公告)日：2015-09-29
申请号：US13995283
申请日：2011-12-28
CPC分类号： G06F12/0822 , G06F12/0817 , G06F12/0846 , G06F13/00 , G06F13/10 , G06F13/385
摘要： A multi-core processing apparatus may provide a cache probe and data retrieval method. The method may comprise sending a memory request from a requester to a record keeping structure. The memory request may have a memory address of a memory that stores requested data. The method may further comprise determining a last accessor of the memory address, sending a cache probe to the last accessor, determining the last accessor no longer has a copy of the line; and sending a request for the previously accessed version of the line. The request may bypass the tag-directories and obtain the requested data from memory.
摘要翻译： 多核处理装置可以提供高速缓存探针和数据检索方法。 该方法可以包括将请求者的存储器请求发送到记录保存结构。 存储器请求可以具有存储请求的数据的存储器的存储器地址。 该方法还可以包括确定存储器地址的最后存取器，向最后一个存取器发送高速缓存探测器，确定最后一个访问器不再具有该行的副本; 并发送对先前访问版本的行的请求。 该请求可以绕过标签目录并从存储器获取所请求的数据。
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公开(公告)号：US09037804B2
公开(公告)日：2015-05-19
申请号：US13995209
申请日：2011-12-29
CPC分类号： G06F12/0891 , G06F12/0895
摘要： Method and apparatus to efficiently organize data in caches by storing/accessing data of varying sizes in cache lines. A value may be assigned to a field indicating the size of usable data stored in a cache line. If the field indicating the size of the usable data in the cache line indicates a size less than the maximum storage size, a value may be assigned to a field in the cache line indicating which subset of the data in the field to store data is usable data. A cache request may determine whether the size of the usable data in a cache line is equal to the maximum data storage size. If the size of the usable data in the cache line is equal to the maximum data storage size the entire stored data in the cache line may be returned.
摘要翻译： 通过在高速缓存行中存储/访问不同大小的数据来高效地组织高速缓存中的数据的方法和装置。 可以将值分配给指示存储在高速缓存行中的可用数据的大小的字段。 如果指示高速缓存行中的可用数据的大小的字段指示小于最大存储大小的大小，则可以将值分配给高速缓存行中的字段，指示字段中存储数据的数据的哪个子集是可用的 数据。 缓存请求可以确定高速缓存行中的可用数据的大小是否等于最大数据存储大小。 如果高速缓存行中的可用数据的大小等于最大数据存储大小，则可以返回高速缓存行中的整个存储数据。
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公开(公告)号：US20140189251A1
公开(公告)日：2014-07-03
申请号：US13732242
申请日：2012-12-31
IPC分类号： G06F12/08
CPC分类号： G06F12/0828 , G06F12/0811 , G06F12/0886
摘要： A multi core processor implements a cash coherency protocol in which probe messages are address-ordered on a probe channel while responses are un-ordered on a response channel. When a first core generates a read of an address that misses in the first core's cache, a line fill is initiated. If a second core is writing the same address, the second core generates an update on the addressed ordered probe channel. The second core's update may arrive before or after the first core's line fill returns. If the update arrived before the fill returned, a mask is maintained to indicate which portions of the line were modified by the update so that the late arriving line fill only modifies portions of the line that were unaffected by the earlier-arriving update.
摘要翻译： 多核处理器实现现金一致性协议，其中探测消息在探测信道上被地址排序，而响应在响应信道上被排序。 当第一个内核生成对第一个内核的高速缓存中丢失的地址的读取时，将启动行填充。 如果第二个核心正在写入相同的地址，则第二个核心将在寻址的有序探测通道上生成更新。 第二个核心的更新可能在第一个核心线填充返回之前或之后到达。 如果更新在填充返回之前到达，则保留掩码以指示线的哪些部分被更新修改，使得迟到的行填充仅修改不受较早到达更新影响的行的部分。
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公开(公告)号：US20130297883A1
公开(公告)日：2013-11-07
申请号：US13995209
申请日：2011-12-29
IPC分类号： G06F12/08
CPC分类号： G06F12/0891 , G06F12/0895
摘要： Method and apparatus to efficiently organize data in caches by storing/accessing data of varying sizes in cache lines. A value may be assigned to a field indicating the size of usable data stored in a cache line. If the field indicating the size of the usable data in the cache line indicates a size less than the maximum storage size, a value may be assigned to a field in the cache line indicating which subset of the data in the field to store data is usable data. A cache request may determine whether the size of the usable data in a cache line is equal to the maximum data storage size. If the size of the usable data in the cache line is equal to the maximum data storage size the entire stored data in the cache line may be returned.
摘要翻译： 通过在高速缓存行中存储/访问不同大小的数据来高效地组织高速缓存中的数据的方法和装置。 可以将值分配给指示存储在高速缓存行中的可用数据的大小的字段。 如果指示高速缓存行中的可用数据的大小的字段指示小于最大存储大小的大小，则可以将值分配给高速缓存行中的字段，指示字段中存储数据的数据的哪个子集是可用的 数据。 缓存请求可以确定高速缓存行中的可用数据的大小是否等于最大数据存储大小。 如果高速缓存行中的可用数据的大小等于最大数据存储大小，则可以返回高速缓存行中的整个存储数据。
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公开(公告)号：US09588889B2
公开(公告)日：2017-03-07
申请号：US13995991
申请日：2011-12-29
CPC分类号： G06F12/0802 , G06F12/0811 , G06F12/0817 , G06F13/00
摘要： Method and apparatus to efficiently maintain cache coherency by reading/writing a domain state field associated with a tag entry within a cache tag directory. A value may be assigned to a domain state field of a tag entry in a cache tag directory. The cache tag directory may belong to a hierarchy of cache tag directories. Each tag entry may be associated with a cache line from a cache belonging to a first domain. The first domain may contain multiple caches. The value of the domain state field may indicate whether its associated cache line can be read or changed.
摘要翻译： 通过读/写与缓存标签目录中的标签条目相关联的域状态字段来有效地维持高速缓存一致性的方法和装置。 可以将值分配给缓存标签目录中的标签条目的域状态字段。 缓存标签目录可能属于高速缓存标签目录的层次结构。 每个标签条目可以与来自属于第一域的高速缓存行相关联。 第一个域可能包含多个缓存。 域状态字段的值可以指示其相关联的高速缓存行是否可以被读取或改变。
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公开(公告)号：US09201792B2
公开(公告)日：2015-12-01
申请号：US13996012
申请日：2011-12-29
IPC分类号： G06F12/08
CPC分类号： G06F12/084 , G06F12/082
摘要： A multi-core processing apparatus may provide a cache probe and data retrieval method. The method may comprise sending a memory request from a requester to a record keeping structure. The memory request may have a memory address of a memory that stores requested data. The method may further comprise determining that a local last accessor of the memory address may have a copy of the requested data up to date with the memory. The local last accessor may be within a local domain that the requester belongs to. The method may further comprise sending a cache probe to the local last accessor and retrieving a latest value of the requested data from the local last accessor to the requester.
摘要翻译： 多核处理装置可以提供高速缓存探针和数据检索方法。 该方法可以包括将请求者的存储器请求发送到记录保存结构。 存储器请求可以具有存储请求的数据的存储器的存储器地址。 该方法还可以包括确定存储器地址的本地最后访问器可以具有与存储器一起的所请求数据的副本。 本地最后一个访问者可能在请求者所属的本地域内。 该方法还可以包括向本地最后一个访问器发送高速缓存探测器，并且从本地最后一个访问器检索所请求的数据的最新值到请求者。
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公开(公告)号：US08438335B2
公开(公告)日：2013-05-07
申请号：US12892476
申请日：2010-09-28
IPC分类号： G06F12/00
CPC分类号： G06F12/0815 , G06F2212/507
摘要： An apparatus to resolve cache coherency is presented. In one embodiment, the apparatus includes a microprocessor comprising one or more processing cores. The apparatus also includes a probe speculative address file unit, coupled to a cache memory, comprising a plurality of entries. Each entry includes a timer and a tag associated with a memory line. The apparatus further includes control logic to determine whether to service an incoming probe based at least in part on a timer value.
摘要翻译： 提出了一种解决高速缓存一致性的设备。 在一个实施例中，该装置包括具有一个或多个处理核心的微处理器。 该装置还包括耦合到高速缓冲存储器的探测推测地址文件单元，包括多个条目。 每个条目包括定时器和与存储器线相关联的标签。 该装置还包括至少部分地基于定时器值来确定是否对入站探测器进行服务的控制逻辑。
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公开(公告)号：US20120159077A1
公开(公告)日：2012-06-21
申请号：US12974907
申请日：2010-12-21
IPC分类号： G06F12/08
CPC分类号： G06F12/0891 , G06F12/0804 , G06F12/0815 , G06F2212/1028 , Y02D10/13
摘要： A method and apparatus to reduce unnecessary write backs of cached data to a main memory and to optimize the usage of a cache memory tag directory. In one embodiment of the invention, the power consumption of a processor can be saved by eliminating write backs of cache memory lines that has information that has reached its end-of-life. In one embodiment of the invention, when a processing unit is required to clear one or more cache memory lines, it uses a write-zero command to clear the one or more cache memory lines. The processing unit does not perform a write operation to move or pass data values of zero to the one or more cache memory lines. By doing so, it reduces the power consumption of the processing unit.
摘要翻译： 一种减少对主存储器的缓存数据的不必要的回写并优化高速缓存存储器标签目录的使用的方法和装置。 在本发明的一个实施例中，通过消除具有已经达到其使用寿命的信息的高速缓冲存储器线的写回，可以节省处理器的功耗。 在本发明的一个实施例中，当需要处理单元来清除一个或多个高速缓存存储器线时，它使用写入零命令来清除一个或多个高速缓存存储器线。 处理单元不执行写入操作以将数据值0移动或传递给一个或多个高速缓存存储器线。 通过这样做，它降低了处理单元的功耗。
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公开(公告)号：US20150003281A1
公开(公告)日：2015-01-01
申请号：US13927523
申请日：2013-06-26
IPC分类号： H04L12/933 , H04L12/24 , H04L12/733
CPC分类号： H04L49/15 , H04L41/12 , H04L45/12 , H04L45/122 , H04L49/101 , H04L49/25
摘要： Architectures, apparatus and systems employing scalable multi-layer 2D-mesh routers. A 2D router mesh comprises bi-direction pairs of linked paths coupled between pairs of IO interfaces and configured in a plurality of rows and columns forming a 2D mesh. Router nodes are located at the intersections of the rows and columns, and are configured to forward data units between IO inputs and outputs coupled to the mesh at its edges through use of shortest path routes defined by agents at the IO interfaces. Multiple instances of the 2D meshes may be employed to support bandwidth scaling of the router architecture. One implementation of a multi-layer 2D mesh is built using a standard tile that is tessellated to form a 2D array of standard tiles, with each 2D mesh layer offset and overlaid relative to the other 2D mesh layers. IO interfaces are then coupled to the multi-layer 2D mesh via muxes/demuxes and/or crossbar interconnects.
摘要翻译： 采用可扩展多层二维网状路由器的架构，设备和系统。 2D路由器网格包括耦合在IO对接口之间的双向对链接路径，并且被配置成形成2D网格的多个行和列。 路由器节点位于行和列的交点处，并且被配置为通过使用由IO接口上的代理定义的最短路径路由来在IO输入和耦合到其边缘的网格的输出之间转发数据单元。 可以采用2D网格的多个实例来支持路由器架构的带宽缩放。 使用被镶嵌的标准瓦片来构建多层2D网格的一个实施方式，以形成标准瓦片的2D阵列，其中每个2D网格层相对于其他2D网格层偏移并重叠。 然后，IO接口通过多路复用/解复用和/或交叉连接互连到多层2D网格。
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公开(公告)号：US20140201446A1
公开(公告)日：2014-07-17
申请号：US13993716
申请日：2011-12-28
IPC分类号： G06F12/08
CPC分类号： G06F12/0808 , G06F13/28
摘要： A micro-architecture may provide a hardware and software of a high bandwidth write command. The micro-architecture may invoke a method to perform the high bandwidth write command. The method may comprise sending a write request from a requester to a record keeping structure. The write request may have a memory address of a memory that stores requested data. The method may further determine copies of the requested data being present in a distributed cache system outside the memory, sending invalidation requests to elements holding copies of the requested data in the distributed cache system, sending a notification to the requester to inform presence of copies of the requested data and sending a write response message after a latest value of the requested data and all invalidation acknowledgements have been received.
摘要翻译： 微架构可以提供高带宽写命令的硬件和软件。 微架构可以调用执行高带宽写入命令的方法。 该方法可以包括从请求者向记录保存结构发送写入请求。 写请求可以具有存储请求的数据的存储器的存储器地址。 该方法还可以确定存储在存储器外部的分布式高速缓存系统中的所请求数据的副本，向分发的高速缓存系统发送无效请求给保存所请求数据的副本的元件，向请求者发送通知，以通知存在副本 所请求的数据和在所请求的数据的最新值和所有无效确认已经被接收之后发送写入响应消息。
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