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公开(公告)号：US20130326147A1
公开(公告)日：2013-12-05
申请号：US13996012
申请日：2011-12-29
IPC分类号： G06F12/08
CPC分类号： G06F12/084 , G06F12/082
摘要： A multi-core processing apparatus may provide a cache probe and data retrieval method. The method may comprise sending a memory request from a requester to a record keeping structure. The memory request may have a memory address of a memory that stores requested data. The method may further comprise determining that a local last accessor of the memory address may have a copy of the requested data up to date with the memory. The local last accessor may be within a local domain that the requester belongs to. The method may further comprise sending a cache probe to the local last accessor and retrieving a latest value of the requested data from the local last accessor to the requester.
摘要翻译： 多核处理装置可以提供高速缓存探针和数据检索方法。 该方法可以包括将请求者的存储器请求发送到记录保存结构。 存储器请求可以具有存储请求的数据的存储器的存储器地址。 该方法还可以包括确定存储器地址的本地最后访问器可以具有与存储器一起的所请求数据的副本。 本地最后一个访问者可能在请求者所属的本地域内。 该方法还可以包括向本地最后一个访问器发送高速缓存探测器，并且从本地最后一个访问器检索所请求的数据的最新值到请求者。
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公开(公告)号：US20110145501A1
公开(公告)日：2011-06-16
申请号：US12639214
申请日：2009-12-16
CPC分类号： G06F12/0806 , G06F12/12
摘要： An apparatus and method is described herein for intelligently spilling cache lines. Usefulness of cache lines previously spilled from a source cache is learned, such that later evictions of useful cache lines from a source cache are intelligently selected for spill. Furthermore, another learning mechanism—cache spill prediction—may be implemented separately or in conjunction with usefulness prediction. The cache spill prediction is capable of learning the effectiveness of remote caches at holding spilled cache lines for the source cache. As a result, cache lines are capable of being intelligently selected for spill and intelligently distributed among remote caches based on the effectiveness of each remote cache in holding spilled cache lines for the source cache.
摘要翻译： 这里描述了用于智能地溢出高速缓存行的装置和方法。 了解先前从源缓存溢出的高速缓存行的有用性，从而智能地选择来自源缓存的随后驱逐的溢出。 此外，另一种学习机制 - 缓存溢出预测 - 可以单独实施或结合有用性预测来实现。 高速缓存溢出预测能够学习在为源缓存保留溢出的高速缓存行时远程高速缓存的有效性。 因此，基于每个远程高速缓存在保存用于源高速缓存的溢出高速缓存行的有效性的情况下，高速缓存行能够被智能地选择为溢出并且智能地分布在远程高速缓存中。
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公开(公告)号：US20140052920A1
公开(公告)日：2014-02-20
申请号：US13995991
申请日：2011-12-29
IPC分类号： G06F12/08
CPC分类号： G06F12/0802 , G06F12/0811 , G06F12/0817 , G06F13/00
摘要： Method and apparatus to efficiently maintain cache coherency by reading/writing a domain state field associated with a tag entry within a cache tag directory. A value may be assigned to a domain state field of a tag entry in a cache tag directory. The cache tag directory may belong to a hierarchy of cache tag directories.Each tag entry may be associated with a cache line from a cache belonging to a first domain. The first domain may contain multiple caches. The value of the domain state field may indicate whether its associated cache line can be read or changed.
摘要翻译： 通过读/写与缓存标签目录中的标签条目相关联的域状态字段来有效地维持高速缓存一致性的方法和装置。 可以将值分配给缓存标签目录中的标签条目的域状态字段。 缓存标签目录可能属于高速缓存标签目录的层次结构。 每个标签条目可以与来自属于第一域的高速缓存行相关联。 第一个域可能包含多个缓存。 域状态字段的值可以指示其相关联的高速缓存行是否可以被读取或改变。
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公开(公告)号：US20120079208A1
公开(公告)日：2012-03-29
申请号：US12892476
申请日：2010-09-28
CPC分类号： G06F12/0815 , G06F2212/507
摘要： An apparatus to resolve cache coherency is presented. In one embodiment, the apparatus includes a microprocessor comprising one or more processing cores. The apparatus also includes a probe speculative address file unit, coupled to a cache memory, comprising a plurality of entries. Each entry includes a timer and a tag associated with a memory line. The apparatus further includes control logic to determine whether to service an incoming probe based at least in part on a timer value.
摘要翻译： 提出了一种解决高速缓存一致性的设备。 在一个实施例中，该装置包括具有一个或多个处理核心的微处理器。 该装置还包括耦合到高速缓冲存储器的探测推测地址文件单元，包括多个条目。 每个条目包括定时器和与存储器线相关联的标签。 该装置还包括至少部分地基于定时器值来确定是否对入站探测器进行服务的控制逻辑。
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公开(公告)号：US20140189251A1
公开(公告)日：2014-07-03
申请号：US13732242
申请日：2012-12-31
IPC分类号： G06F12/08
CPC分类号： G06F12/0828 , G06F12/0811 , G06F12/0886
摘要： A multi core processor implements a cash coherency protocol in which probe messages are address-ordered on a probe channel while responses are un-ordered on a response channel. When a first core generates a read of an address that misses in the first core's cache, a line fill is initiated. If a second core is writing the same address, the second core generates an update on the addressed ordered probe channel. The second core's update may arrive before or after the first core's line fill returns. If the update arrived before the fill returned, a mask is maintained to indicate which portions of the line were modified by the update so that the late arriving line fill only modifies portions of the line that were unaffected by the earlier-arriving update.
摘要翻译： 多核处理器实现现金一致性协议，其中探测消息在探测信道上被地址排序，而响应在响应信道上被排序。 当第一个内核生成对第一个内核的高速缓存中丢失的地址的读取时，将启动行填充。 如果第二个核心正在写入相同的地址，则第二个核心将在寻址的有序探测通道上生成更新。 第二个核心的更新可能在第一个核心线填充返回之前或之后到达。 如果更新在填充返回之前到达，则保留掩码以指示线的哪些部分被更新修改，使得迟到的行填充仅修改不受较早到达更新影响的行的部分。
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公开(公告)号：US20130297883A1
公开(公告)日：2013-11-07
申请号：US13995209
申请日：2011-12-29
IPC分类号： G06F12/08
CPC分类号： G06F12/0891 , G06F12/0895
摘要： Method and apparatus to efficiently organize data in caches by storing/accessing data of varying sizes in cache lines. A value may be assigned to a field indicating the size of usable data stored in a cache line. If the field indicating the size of the usable data in the cache line indicates a size less than the maximum storage size, a value may be assigned to a field in the cache line indicating which subset of the data in the field to store data is usable data. A cache request may determine whether the size of the usable data in a cache line is equal to the maximum data storage size. If the size of the usable data in the cache line is equal to the maximum data storage size the entire stored data in the cache line may be returned.
摘要翻译： 通过在高速缓存行中存储/访问不同大小的数据来高效地组织高速缓存中的数据的方法和装置。 可以将值分配给指示存储在高速缓存行中的可用数据的大小的字段。 如果指示高速缓存行中的可用数据的大小的字段指示小于最大存储大小的大小，则可以将值分配给高速缓存行中的字段，指示字段中存储数据的数据的哪个子集是可用的 数据。 缓存请求可以确定高速缓存行中的可用数据的大小是否等于最大数据存储大小。 如果高速缓存行中的可用数据的大小等于最大数据存储大小，则可以返回高速缓存行中的整个存储数据。
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公开(公告)号：US20120084497A1
公开(公告)日：2012-04-05
申请号：US12895387
申请日：2010-09-30
CPC分类号： G06F12/0862 , G06F9/3816 , G06F2212/452 , G06F2212/6024 , Y02D10/13
摘要： An apparatus of an aspect includes a prefetch cache line address predictor to receive a cache line address and to predict a next cache line address to be prefetched. The next cache line address may indicate a cache line having at least 64-bytes of instructions. The prefetch cache line address predictor may have a cache line target history storage to store a cache line target history for each of multiple most recent corresponding cache lines. Each cache line target history may indicate whether the corresponding cache line had a sequential cache line target or a non-sequential cache line target. The cache line address predictor may also have a cache line target history predictor. The cache line target history predictor may predict whether the next cache line address is a sequential cache line address or a non-sequential cache line address, based on the cache line target history for the most recent cache lines.
摘要翻译： 一方面的装置包括预取高速缓存行地址预测器，用于接收高速缓存行地址并预测要预取的下一个高速缓存行地址。 下一个高速缓存行地址可以指示具有至少64字节指令的高速缓存行。 预取高速缓存线地址预测器可以具有高速缓存行目标历史存储器，以存储多个最新对应的高速缓存行中的每一个的高速缓存行目标历史。 每个高速缓存行目标历史可以指示对应的高速缓存线是否具有顺序高速缓存行目标或非顺序高速缓存行目标。 高速缓存行地址预测器也可以具有高速缓存行目标历史预测器。 高速缓存行目标历史预测器可以基于最近的高速缓存行的高速缓存行目标历史来预测下一个高速缓存行地址是顺序高速缓存行地址还是非顺序高速缓存行地址。
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8.发明申请METHOD AND APPARATUS FOR ACHIEVING NON-INCLUSIVE CACHE PERFORMANCE WITH INCLUSIVE CACHES 有权用于实现包含缓存的非特定缓存性能的方法和设备公开(公告)号：US20120159073A1
公开(公告)日：2012-06-21
申请号：US12973051
申请日：2010-12-20
IPC分类号： G06F12/08
CPC分类号： G06F12/0813 , G06F12/128
摘要： An apparatus and method for improving cache performance in a computer system having a multi-level cache hierarchy. For example, one embodiment of a method comprises: selecting a first line in a cache at level N for potential eviction; querying a cache at level M in the hierarchy to determine whether the first cache line is resident in the cache at level M, wherein M
摘要翻译： 一种用于在具有多级高速缓存层级的计算机系统中提高高速缓存性能的装置和方法。 例如，方法的一个实施例包括：在级别N的高速缓存中选择潜在驱逐的第一行; 查询层级中的级别M的高速缓存，以确定第一高速缓存行是否驻留在级别M的高速缓存中，其中M
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