公开(公告)号：US08301290B2

公开(公告)日：2012-10-30

申请号：US12603679

申请日：2009-10-22

申请人： James A. Culp ,  John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin

发明人： James A. Culp ,  John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin

IPC分类号： G06F19/00

CPC分类号： G06F17/5068 ,  G06F2217/10

摘要： Disclosed are a system and a method of correcting systematic, design-based, parametric variations on integrated circuit chips to minimize circuit limited yield loss. Processing information and a map of a chip are stored. The processing information can indicate an impact, on a given device parameter, of changes in a value for a specification associated with a given process step. The map can indicate regional variations in the device parameter (e.g., threshold voltage). Based on the processing information and using the map as a guide, different values for the specification are determined, each to be applied in a different region of the integrated circuit chip during the process step in order to offset the mapped regional parametric variations. A process tool can then be selectively controlled to ensure that during chip manufacturing the process step is performed accordingly and, thereby to ensure that the regional parametric variations are minimized.

摘要翻译： 公开了一种用于校正集成电路芯片上的系统的，基于设计的参数变化的系统和方法，以最小化电路限制的产量损失。 存储处理信息和芯片的映射。 处理信息可以指示给定设备参数对与给定过程步骤相关联的规范的值的变化的影响。 地图可以指示设备参数中的区域变化（例如，阈值电压）。 基于处理信息并使用该图作为指导，确定规范的不同值，每个值在处理步骤期间应用于集成电路芯片的不同区域，以便抵消映射的区域参数变化。 然后可以选择性地控制处理工具，以确保在芯片制造期间相应地执行工艺步骤，从而确保区域参数变化最小化。

公开(公告)号：US20110134504A1

公开(公告)日：2011-06-09

申请号：US12632040

申请日：2009-12-07

申请人： John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin

发明人： John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin

IPC分类号： G02B26/08 ,  G06F17/50 ,  H01L21/30

CPC分类号： G02B26/08 ,  B81B3/004 ,  B81B2201/047 ,  G02B7/023 ,  G02B26/0875

摘要： A tiltable micro-electro-mechanical (MEMS) system lens comprises a microscopic lens located on a front surface of a semiconductor-on-insulator (SOI) substrate and a semiconductor rim surrounding the periphery of the microscopic lens. Two horizontal semiconductor beams located at different heights are provided within a top semiconductor layer. The microscopic lens may be tilted by applying an electrical bias between the lens rim and one of the two semiconductor beams, thereby altering the path of an optical beam through the microscopic lens. An array of tiltable microscopic lenses may be employed to form a composite lens having a variable focal length may be formed. A design structure for such a tiltable MEMS lens is also provided.

摘要翻译： 可倾斜微电机械（MEMS）系统透镜包括位于绝缘体上半导体（SOI）衬底的前表面上的微观透镜和围绕微观透镜周边的半导体边缘。 位于不同高度的两个水平半导体光束设置在顶部半导体层内。 可以通过在透镜边缘和两个半导体束中的一个之间施加电偏压来倾斜微观透镜，从而改变光束通过微透镜的路径。 可以使用可倾斜微镜透镜的阵列来形成具有可变焦距的复合透镜。 还提供了这种可倾斜MEMS透镜的设计结构。

公开(公告)号：US20110068436A1

公开(公告)日：2011-03-24

申请号：US12566043

申请日：2009-09-24

申请人： James A. Culp ,  John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin

发明人： James A. Culp ,  John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin

IPC分类号： H01L21/311 ,  H01L21/3213 ,  H01L23/544

CPC分类号： H01L21/32139 ,  H01L21/0338 ,  H01L21/28123 ,  H01L21/3185

摘要： Methods and structures for enhancing the homogeneity in a ratio of perimeter to surface area among heterogeneous features in different substrate regions. At least one shape on the substrate includes an added edge effective to reduce a difference in the perimeter-to-surface area ratio between the features in a first substrate region and features in a second substrate region. The improved homogeneity in the perimeter-to-surface area ratio reduces variations in a thickness of a conformal layer deposited across the features in the first and second substrate regions.

摘要翻译： 用于增强不同基底区域中异质特征之间的周长与表面积之比的均匀性的方法和结构。 衬底上的至少一种形状包括有效减少第一衬底区域中的特征与第二衬底区域中的特征之间的周边表面积比的差异的附加边缘。 周边至表面积比的改善的均匀性降低了跨越第一和第二基底区域中的特征沉积的共形层的厚度变化。

公开(公告)号：US08993428B2

公开(公告)日：2015-03-31

申请号：US12573188

申请日：2009-10-05

申请人： John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin ,  Robert R. Robison

发明人： John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin ,  Robert R. Robison

IPC分类号： H01L21/3205 ,  H01L21/768 ,  H01L29/66 ,  H01L29/51 ,  H01L27/12

CPC分类号： H01L21/76895 ,  H01L21/76816 ,  H01L27/1248 ,  H01L29/517 ,  H01L29/66545

摘要： A method and structure to create damascene local interconnect during metal gate deposition. A method includes: forming a gate dielectric on an upper surface of a substrate; forming a mandrel on the gate dielectric; forming an interlevel dielectric (ILD) layer on a same level as the mandrel; forming a trench in the ILD layer; removing the mandrel; and forming a metal layer on the gate dielectric and in the trench.

摘要翻译： 在金属栅极沉积期间创建镶嵌局部互连的方法和结构。 一种方法包括：在衬底的上表面上形成栅电介质; 在栅极电介质上形成心轴; 在与心轴相同的水平上形成层间电介质（ILD）层; 在ILD层中形成沟槽; 去除心轴; 以及在栅极电介质和沟槽中形成金属层。

公开(公告)号：US08835029B2

公开(公告)日：2014-09-16

申请号：US13252366

申请日：2011-10-04

申请人： John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin

发明人： John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin

IPC分类号： H01M6/40 ,  H01M10/04 ,  H01M10/42

CPC分类号： H01M10/04 ,  H01M2/204 ,  H01M2/24 ,  H01M2/34 ,  H01M4/767 ,  H01M10/02 ,  H01M10/052 ,  H01M10/0562 ,  H01M10/42 ,  Y02E60/12 ,  Y10T29/49108

摘要： A solid-state battery structure having a plurality of battery cells formed in a substrate, method of manufacturing the same and design structure thereof are provided. The battery structure includes a patterned cathode electrode layer formed upon the substrate and structured to form a plurality of sub-arrays of the battery cells. The battery structure further includes a plurality of fuse wires structured to interconnect at least two adjacent sub-arrays. At least one of the plurality of fuse wires is structured to be blown to disconnect an interconnection having a defective sub-array. Advantageously, the plurality of fuse wires is an integral part of the battery structure.

摘要翻译： 提供了具有形成在基板中的多个电池单元的固态电池结构，其制造方法和设计结构。 电池结构包括形成在基板上并构造成形成电池单元的多个子阵列的图案化阴极电极层。 电池结构还包括构造成互连至少两个相邻子阵列的多个熔丝。 多个熔丝中的至少一个被构造成被吹塑以断开具有缺陷子阵列的互连。 有利的是，多个熔丝是电池结构的组成部分。

公开(公告)号：US20120074501A1

公开(公告)日：2012-03-29

申请号：US12892465

申请日：2010-09-28

申请人： John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin ,  Robert R. Robison

发明人： John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin ,  Robert R. Robison

IPC分类号： H01L27/092 ,  H01L21/8238

CPC分类号： H01L21/76879 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823871 ,  H01L27/092

摘要： Disclosed herein are various methods and structures using contacts to create differential stresses on devices in an integrated circuit (IC) chip. An IC chip is disclosed having a p-type field effect transistor (PFET) and an n-type field effect transistor (NFET), a PFET contact to a source/drain region of the PFET and an NFET contact to a source/drain region of the NFET. In a first embodiment, a silicon germanium (SiGe) layer is included only under the PFET contact, between the PFET contact and the source/drain region of the PFET. In a second embodiment, either the PFET contact extends into the source/drain region of the PFET or the NFET contact extends into the source/drain region of the NFET.

摘要翻译： 这里公开了使用触点在集成电路（IC）芯片中的器件上产生差分应力的各种方法和结构。 公开了具有p型场效应晶体管（PFET）和n型场效应晶体管（NFET）的IC芯片，与PFET的源极/漏极区域的PFET接触以及与源极/漏极区域的NFET接触 的NFET。 在第一实施例中，在PFET接触和PFET的源极/漏极区之间仅包含PFET接触下的硅锗（SiGe）层。 在第二实施例中，PFET触点延伸到PFET的源极/漏极区域中，或者NFET触点延伸到NFET的源极/漏极区域。

公开(公告)号：US07935638B2

公开(公告)日：2011-05-03

申请号：US12566043

申请日：2009-09-24

申请人： James A. Culp ,  John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin

发明人： James A. Culp ,  John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin

IPC分类号： H01L21/302 ,  H01L21/461

CPC分类号： H01L21/32139 ,  H01L21/0338 ,  H01L21/28123 ,  H01L21/3185

摘要： Methods and structures for enhancing the homogeneity in a ratio of perimeter to surface area among heterogeneous features in different substrate regions. At least one shape on the substrate includes an added edge effective to reduce a difference in the perimeter-to-surface area ratio between the features in a first substrate region and features in a second substrate region. The improved homogeneity in the perimeter-to-surface area ratio reduces variations in a thickness of a conformal layer deposited across the features in the first and second substrate regions.

摘要翻译： 用于增强不同基底区域中异质特征之间的周长与表面积之比的均匀性的方法和结构。 衬底上的至少一种形状包括有效减少第一衬底区域中的特征与第二衬底区域中的特征之间的周边表面积比的差异的附加边缘。 周边至表面积比的改善的均匀性降低了跨越第一和第二基底区域中的特征沉积的共形层的厚度变化。

公开(公告)号：US06660596B2

公开(公告)日：2003-12-09

申请号：US10064318

申请日：2002-07-02

申请人： James W. Adkisson ,  John A. Bracchitta ,  John J. Ellis-Monaghan ,  Jerome B. Lasky ,  Effendi Leobandung ,  Kirk D. Peterson ,  Jed H. Rankin

发明人： James W. Adkisson ,  John A. Bracchitta ,  John J. Ellis-Monaghan ,  Jerome B. Lasky ,  Effendi Leobandung ,  Kirk D. Peterson ,  Jed H. Rankin

IPC分类号： H01L21336

CPC分类号： H01L29/785 ,  H01L21/76264 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/66545 ,  H01L29/66795

摘要： A double gated silicon-on-insulator (SOI) MOSFET is fabricated by using a mandrel shallow trench isolation formation process, followed by a damascene gate. The double gated MOSFET features narrow diffusion lines defined sublithographically or lithographically and shrunk, damascene process defined by an STI-like mandrel process. The double gated SOI MOSFET increases current drive per layout width and provides low out conductance.

公开(公告)号：US06483156B1

公开(公告)日：2002-11-19

申请号：US09526857

申请日：2000-03-16

申请人： James W. Adkisson ,  John A. Bracchitta ,  John J. Ellis-Monaghan ,  Jerome B. Lasky ,  Effendi Leobandung ,  Kirk D. Peterson ,  Jed H. Rankin

发明人： James W. Adkisson ,  John A. Bracchitta ,  John J. Ellis-Monaghan ,  Jerome B. Lasky ,  Effendi Leobandung ,  Kirk D. Peterson ,  Jed H. Rankin

IPC分类号： H01L2976

CPC分类号： H01L29/785 ,  H01L21/76264 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/66545 ,  H01L29/66795

摘要： A double gated silicon-on-insulator (SOI) MOSFET is fabricated by using a mandrel shallow trench isolation formation process, followed by a damascene gate. The double gated MOSFET features narrow diffusion lines defined sublithographically or lithographically and shrunk, damascene process defined by an STI-like mandrel process. The double gated SOI MOSFET increases current drive per layout width and provides low out conductance.

摘要翻译： 通过使用心轴浅沟槽隔离形成工艺制造双门控绝缘体上硅（SOI）MOSFET，随后是镶嵌栅极。 双门控MOSFET具有狭窄的扩散线，其通过光刻或光刻和缩小限定，由STI样心轴工艺限定的镶嵌工艺。 双门控SOI MOSFET增加每个布局宽度的电流驱动，并提供低导通电流。

公开(公告)号：US08815671B2

公开(公告)日：2014-08-26

申请号：US12892474

申请日：2010-09-28

申请人： John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin ,  Robert R. Robison

发明人： John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin ,  Robert R. Robison

IPC分类号： H01L21/8238

CPC分类号： H01L21/823807 ,  H01L21/28518 ,  H01L21/76834 ,  H01L21/76877 ,  H01L21/823814 ,  H01L21/823871 ,  H01L23/485 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/7845 ,  H01L2924/0002 ,  H01L2924/00

摘要： Disclosed herein are various methods and structures using contacts to create differential stresses on devices in an integrated circuit (IC) chip. An IC chip is disclosed having a p-type field effect transistor (PFET) and an n-type field effect transistor (NFET). One embodiment of this invention includes creating this differential stress by varying the deposition conditions for forming PFET and NFET contacts, for example, the temperature at which the fill materials are deposited, and the rate at which the fill materials are deposited. In another embodiment, the differential stress is created by filling the contacts with differing materials that will impart differential stress due to differing coefficient of thermal expansions. In another embodiment, the differential stress is created by including a silicide layer within the NFET contacts and/or the PFET contacts.

摘要翻译： 这里公开了使用触点在集成电路（IC）芯片中的器件上产生差分应力的各种方法和结构。 公开了具有p型场效应晶体管（PFET）和n型场效应晶体管（NFET）的IC芯片。 本发明的一个实施例包括通过改变用于形成PFET和NFET触点的沉积条件（例如，沉积填充材料的温度）以及填充材料沉积的速率来产生该微分应力。 在另一个实施例中，通过用不同的材料填充触点来产生差分应力，这些材料将由于不同的热膨胀系数而赋予差压。 在另一个实施例中，通过在NFET触点和/或PFET触点内包括硅化物层来产生差分应力。