公开(公告)号：US20100259179A1

公开(公告)日：2010-10-14

申请号：US12748881

申请日：2010-03-29

申请人： Stephen Bowling ,  James Bartling ,  Igor Wojewoda

发明人： Stephen Bowling ,  James Bartling ,  Igor Wojewoda

IPC分类号： H05B41/36 ,  H05B41/24

CPC分类号： H05B41/3925 ,  H05B41/3927

摘要： A fluorescent lamp light intensity dimming control generates a pulse width modulation (PWM) signal at about a fifty percent duty cycle and has very fine frequency change granularity to allow precise and smooth light dimming capabilities. Intermediate PWM signal frequencies between the frequencies that are normally generated from values in a period register of the PWM generator are provided with a variable frequency clock source to the PWM generator. Selection of each frequency from the plurality of frequencies available from the variable frequency clock source may be determined from a value stored in a variable frequency clock register. A microcontroller may be used to select appropriate frequencies for dimming control of the fluorescent lamp from the variable frequency clock source, and the period and duty cycle values used in generating the PWM signal at about a fifty percent duty cycle.

摘要翻译： 荧光灯光强度调光控制以大约百分之五十的占空比产生脉宽调制（PWM）信号，具有非常精细的频率变化粒度以允许精确和平滑的光调光能力。 通常由PWM发生器的周期寄存器中的值产生的频率之间的中间PWM信号频率被提供给PWM发生器的可变频率时钟源。 从可变频率时钟源可获得的多个频率中选择每个频率可以从存储在可变频率时钟寄存器中的值确定。 微控制器可用于从可变频率时钟源中选择合适的荧光灯调光控制频率，以及在大约百分之五十的占空比下用于产生PWM信号的周期和占空比值。

公开(公告)号：US07739433B2

公开(公告)日：2010-06-15

申请号：US12042440

申请日：2008-03-05

申请人： Yong Yuenyongsgool ,  Igor Wojewoda

发明人： Yong Yuenyongsgool ,  Igor Wojewoda

IPC分类号： G06F13/00

CPC分类号： G06F13/1663

摘要： A dual or triple access interface (e.g., hardware and software implementation) allows a CPU and at least one DMA peripheral, e.g., Universal Serial Bus (USB) DMA engine, to transfer data in and/or out of a common single port SRAM by negotiating access requests between the CPU and the DMA peripheral, and then subsequently forms memory cycles to the single port SRAM to satisfy both the CPU's and DMA peripheral's memory access throughput requirements. This allows the CPU and the at least one DMA peripheral to access a shared single port SRAM by time multiplexing granted accesses between, for example, two or three simultaneous memory access requests, thus eliminating the need for a dual port memory.

摘要翻译： 双通道或三通道接口（例如，硬件和软件实现）允许CPU和至少一个DMA外设（例如通用串行总线（USB）DMA引擎）通过通用串行总线（USB）DMA引擎在/ 协商CPU和DMA外设之间的访问请求，然后随后向单端口SRAM形成内存周期，以满足CPU和DMA外设的内存访问吞吐量要求。 这允许CPU和至少一个DMA外设通过在例如两个或三个同时存储器访问请求之间的授权访问进行时间复用来访问共享的单端口SRAM，从而消除对双端口存储器的需要。

公开(公告)号：US07710303B2

公开(公告)日：2010-05-04

申请号：US12051170

申请日：2008-03-19

申请人： Igor Wojewoda ,  Gaurang Kavaiya ,  Tim Phoenix

发明人： Igor Wojewoda ,  Gaurang Kavaiya ,  Tim Phoenix

IPC分类号： H03M1/12

CPC分类号： H03M1/1028 ,  H03M1/1225

摘要： A mixed signal device having an analog-to-digital converter (ADC) with offset and gain calibration using internal voltage references whereby the digital processor calibrates out offset and gain errors in the analog-to-digital converter by adjusting the analog input amplifier gain and offset or with software compensating the digital representations of the voltages measured. Two different known voltage values are used in determining the offset and gain adjustments needed to calibrate the ADC against the two know voltage values. The mixed signal device may further comprise a Bandgap voltage reference having an accurate known voltage value. Wherein the Bandgap voltage reference may be used for further offset and gain calibration of the ADC to produce substantially absolute voltage values.

摘要翻译： 一种混合信号装置，其具有使用内部电压基准的具有偏移和增益校准的模数转换器（ADC），由此数字处理器通过调整模拟输入放大器增益来校准模拟 - 数字转换器中的失调和增益误差， 补偿或补偿测量电压的数字表示。 使用两种不同的已知电压值来确定根据两个已知电压值校准ADC所需的偏移和增益调整。 混合信号装置还可以包括具有精确的已知电压值的带隙电压基准。 其中带隙参考电压可用于ADC的进一步偏移和增益校准，以产生基本上绝对的电压值。

公开(公告)号：US07603601B2

公开(公告)日：2009-10-13

申请号：US11355619

申请日：2006-02-16

申请人： Cristian P. Masgras ,  Michael Pyska ,  Edward Brian Boles ,  Joseph W. Triece ,  Igor Wojewoda ,  Mei-Ling Chen

发明人： Cristian P. Masgras ,  Michael Pyska ,  Edward Brian Boles ,  Joseph W. Triece ,  Igor Wojewoda ,  Mei-Ling Chen

IPC分类号： G01R31/3185

CPC分类号： G01R31/31701 ,  G06F11/273 ,  G11C29/003 ,  G11C29/46

摘要： A special mode key match comparison module has N-storage elements and a special mode key match comparator. The N-storage elements accumulate a serial data stream, and then determine whether a digital device should operate in a normal user mode, in a public programming mode, or in a particular private test mode. To reduce the possibility of accidentally decoding a false test or programming mode, the data stream has a sufficiently large number of N-bits to substantially reduce the probability of a false decode. To further reduce the possibility of accidentally decoding a programming or test mode, the special mode key match comparison module may be reset if less or more than N-clocks are detected during the accumulation of the N-bit serial data stream. The special mode key match data patterns may represent a normal user mode, a public programming mode, and particular private manufacturer test modes.

摘要翻译： 特殊模式键匹配比较模块具有N存储元件和特殊模式键匹配比较器。 N存储元件累积串行数据流，然后确定数字设备是否应该以普通用户模式，公共编程模式或特定专用测试模式中操作。 为了减少意外解码错误测试或编程模式的可能性，数据流具有足够大数量的N位，以显着降低错误解码的概率。 为了进一步降低意外解码编程或测试模式的可能性，如果在N位串行数据流的累积期间检测到少于或多于N个时钟，则可以复位特殊模式键匹配比较模块。 特殊模式键匹配数据模式可以表示正常的用户模式，公共编程模式和特定的私人制造商测试模式。

公开(公告)号：US20080256419A1

公开(公告)日：2008-10-16

申请号：US11735243

申请日：2007-04-13

申请人： Igor Wojewoda ,  Kobus Marneweck

发明人： Igor Wojewoda ,  Kobus Marneweck

IPC分类号： G06F11/00

CPC分类号： G06F11/1052

摘要： Memory space of a digital device may be configured for both instructions/data (op-code) and ECC or parity when required, otherwise the entire memory space may be configured for just the program instructions/data. A standard word width memory may be configured for ECC or non-ECC functionality, or parity or non-parity functionality, based upon a desired application. The last portion of the memory may be allocated for ECC or parity data rather then application code when an ECC or parity implementation is required. When an ECC or parity implementation is not required, the entire memory may be used for the application code. This allows a digital device and memory to be used in applications having different robustness (e.g., application code integrity) requirements without have to fabricate different digital devices.

摘要翻译： 数字设备的存储空间可以在需要时配置为指令/数据（操作码）和ECC或奇偶校验，否则整个存储器空间可以仅被配置为程序指令/数据。 基于期望的应用，标准字宽存储器可以被配置用于ECC或非ECC功能，或奇偶校验或非奇偶校验功能。 存储器的最后部分可以被分配用于ECC或奇偶校验数据，而不是需要ECC或奇偶校验实现时的应用代码。 当不需要ECC或奇偶校验实现时，整个存储器可以用于应用代码。 这允许将数字设备和存储器用于具有不同鲁棒性（例如，应用代码完整性）要求的应用中，而不必制造不同的数字设备。

公开(公告)号：US20080074205A1

公开(公告)日：2008-03-27

申请号：US11776636

申请日：2007-07-12

申请人： Mei-Ling Chen ,  Igor Wojewoda ,  Gaurang Kavaiya

发明人： Mei-Ling Chen ,  Igor Wojewoda ,  Gaurang Kavaiya

IPC分类号： H03B1/00

CPC分类号： G06F1/08

摘要： An integrated circuit device comprising a configurable reference clock output to a peripheral function connection of the integrated circuit device provides a system clock or a frequency divided clock from the system clock as a clock source to a peripheral function on a peripheral function connection of the integrated circuit device. The clock function may be used to generate all necessary clocks for a plurality of integrated circuit devices and may be able to supply a system clock or frequency divided clock from the system clock, either from an external clock oscillator source or from an internally generated system clock, with the option of using a crystal for more accuracy and greater frequency stability. The external clock and/or internal clock may be made available for peripheral devices even when internal logic of the integrated circuit device may be in a standby/sleep mode.

摘要翻译： 一种集成电路装置，包括对集成电路装置的外围功能连接的可配置参考时钟输出，从集成电路的外围功能连接的系统时钟或分频时钟提供系统时钟作为时钟源到外围功能， 设备。 时钟功能可用于为多个集成电路器件产生所有必需的时钟，并且可以能够从系统时钟提供系统时钟或分频时钟，或者从外部时钟振荡器源或内部生成的系统时钟 ，可选择使用晶体更高的精度和更高的频率稳定性。 即使集成电路设备的内部逻辑可能处于待机/睡眠模式，外部时钟和/或内部时钟也可用于外围设备。

公开(公告)号：US20080054938A1

公开(公告)日：2008-03-06

申请号：US11460854

申请日：2006-07-28

申请人： Igor Wojewoda ,  Ruan Lourens

发明人： Igor Wojewoda ,  Ruan Lourens

IPC分类号： H03K19/173

CPC分类号： G06F13/4072 ,  H01L2224/05554

摘要： A microcontroller may have at least a first and second output port coupled with external first and second pins, respectively, a programmable switching arrangement operable in a first mode to provide for a first and second output signal at the first and second pins, respectively, and in a second mode to provide for a first output signal at the first pin and an inverted first output signal at the second pin.

摘要翻译： 微控制器可以具有至少第一和第二输出端口，分别与外部第一和第二引脚耦合，可编程开关装置可在第一模式下操作以分别在第一和第二引脚处提供第一和第二输出信号，以及 在第二模式中提供第一引脚处的第一输出信号和第二引脚处的反相第一输出信号。

公开(公告)号：US20050268006A1

公开(公告)日：2005-12-01

申请号：US11040397

申请日：2005-01-21

申请人： Joseph Julicher ,  Igor Wojewoda ,  Mei-Ling Chen

发明人： Joseph Julicher ,  Igor Wojewoda ,  Mei-Ling Chen

IPC分类号： G06F13/40 ,  G06F13/12

CPC分类号： G06F13/4072 ,  Y02D10/14 ,  Y02D10/151

摘要： A digital device has a USB interface module that supports selection between an internal USB transceiver of the digital device and an external USB transceiver. Selection of either the internal or external USB transceiver may be controlled with a bit in a control register or memory location. The external USB transceiver may be electrically isolated from the USB interface module and/or extended over longer distances then is available under the USB specification.

摘要翻译： 数字设备具有支持在数字设备的内部USB收发器和外部USB收发器之间进行选择的USB接口模块。 可以使用控制寄存器或存储器位置中的位来控制内部或外部USB收发器的选择。 外部USB收发器可以与USB接口模块电隔离和/或延伸更长的距离，然后在USB规范下可用。

公开(公告)号：US20050091474A1

公开(公告)日：2005-04-28

申请号：US10969512

申请日：2004-10-20

申请人： Igor Wojewoda ,  Joseph Triece

发明人： Igor Wojewoda ,  Joseph Triece

IPC分类号： G06F9/30 ,  G06F9/318 ,  G06F9/38

CPC分类号： G06F9/30145 ,  G06F9/30181 ,  G06F9/30189 ,  G06F9/30196 ,  G06F9/3822

摘要： A method, system and apparatus are provided for alternating instruction sets in central processing units. A microcontroller is provided with a configuration mechanism, such as a fuse that, depending upon the setting, determines which of multiple instruction sets (or multiple parts of a single instruction set) can be processed by the central processing unit. By changing the fuse setting the characteristics of the central processing unit, and thus the microcontroller as a whole, can be changed.

摘要翻译： 提供了一种用于在中央处理单元中交替指令集的方法，系统和装置。 微控制器具有配置机构，例如根据该设置确定中央处理单元可以处理多个指令集（或单个指令集的多个部分）哪一个）的保险丝。 通过改变熔丝设置，可以改变中央处理单元的特性，从而整个微控制器的特性。

公开(公告)号：US06230275B1

公开(公告)日：2001-05-08

申请号：US09232053

申请日：1999-01-15

申请人： Joseph W. Triece ,  Rodney Drake ,  Igor Wojewoda

发明人： Joseph W. Triece ,  Rodney Drake ,  Igor Wojewoda

IPC分类号： G06F126

CPC分类号： G11C5/14 ,  G11C7/1045 ,  H03K19/0016

摘要： A system for powering down configuration circuits to minimize power consumption has at least one first configuration circuit for configuring a peripheral module. A second configuration circuit is coupled to the peripheral module and to the at least one first configuration circuit. The second configuration circuit is used for enabling and disabling the peripheral module. The second configuration circuit is further used to power down the at least one first configuration circuit to minimize current consumption of the at least one first configuration circuit when the peripheral module is disabled.

摘要翻译： 用于断电配置电路以最小化功耗的系统具有用于配置外围模块的至少一个第一配置电路。 第二配置电路耦合到外围模块和至少一个第一配置电路。 第二个配置电路用于启用和禁用外围模块。 当外围模块被禁用时，第二配置电路还用于断电至少一个第一配置电路以最小化至少一个第一配置电路的电流消耗。