公开(公告)号：US08415650B2

公开(公告)日：2013-04-09

申请号：US12829311

申请日：2010-07-01

申请人： Jonathan Greene ,  Frank W. Hawley ,  John McCollum

发明人： Jonathan Greene ,  Frank W. Hawley ,  John McCollum

IPC分类号： H01L29/02

CPC分类号： H03K19/1776 ,  H01L27/2436 ,  H01L27/2463 ,  H01L45/085 ,  H01L45/122 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/1266 ,  H01L45/141 ,  H01L45/142 ,  H01L45/149 ,  H01L45/1616 ,  H01L45/1625 ,  H01L45/1675 ,  H03K19/17724 ,  Y10S438/90

摘要： A resistive random access memory cell is formed on a semiconductor substrate. First and second diffused regions are disposed in the semiconductor substrate. A polysilicon gate is disposed above the first and second diffused regions. A first contact connects the first diffused region with a region of a first metal layer. A first interlayer dielectric layer is formed over the first metal layer and includes first and second vias, each including conductive plugs connected to the region of the first metal layer. First and second resistive random access memory devices formed over the first interlayer dielectric layer have first and second terminals, and include a dielectric layer and an ion source layer. The first terminals of the first and second resistive random access memory devices are coupled to the first metal layer by the first and second conductive plugs.

摘要翻译： 电阻性随机存取存储单元形成在半导体衬底上。 第一和第二扩散区域设置在半导体衬底中。 多晶硅栅极设置在第一和第二扩散区域上方。 第一接触将第一扩散区域与第一金属层的区域连接。 第一层间电介质层形成在第一金属层之上，并且包括第一和第二通孔，每个通孔包括连接到第一金属层的区域的导电插塞。 形成在第一层间介质层上的第一和第二电阻随机存取存储器件具有第一和第二端子，并且包括电介质层和离子源层。 第一和第二电阻随机存取存储器件的第一端子通过第一和第二导电插塞耦合到第一金属层。

公开(公告)号：US08244791B1

公开(公告)日：2012-08-14

申请号：US12022721

申请日：2008-01-30

申请人： Volker Hecht ,  Marcel Derevlean ,  Jonathan Greene

发明人： Volker Hecht ,  Marcel Derevlean ,  Jonathan Greene

IPC分类号： G06F7/50

CPC分类号： G06F7/508

摘要： A fast lookahead carry adder includes adder logic and lookahead carry-path logic coupled to the adder logic. The carry path logic has a main carry path, a carry entrance path and a carry exit path, the carry entrance path separate from the carry exit path.

摘要翻译： 快速前瞻进位加法器包括耦合到加法器逻辑的加法器逻辑和先行进位逻辑逻辑。 进位路径逻辑具有主进位路径，进位入口路径和进位出口路径，进位路径与进位出口路径分离。

公开(公告)号：US07924052B1

公开(公告)日：2011-04-12

申请号：US12361835

申请日：2009-01-29

申请人： Wenyi Feng ,  Jonathan Greene ,  Sinan Kaptanoglu

发明人： Wenyi Feng ,  Jonathan Greene ,  Sinan Kaptanoglu

IPC分类号： H01L25/00

CPC分类号： H03K19/17736

摘要： A cluster internal routing network for use in a programmable logic device with a cluster-based architecture employs a Clos network-based routing architecture. The routing architecture is a multi-stage blocking architecture, where the number of inputs to the first stage exceeds the number of outputs from the first stage.

摘要翻译： 在具有基于群集的架构的可编程逻辑设备中使用的集群内部路由网络采用基于Clos网络的路由架构。 路由架构是多级阻塞架构，其中第一级的输入数量超过了第一级的输出数量。

公开(公告)号：US20110001108A1

公开(公告)日：2011-01-06

申请号：US12829311

申请日：2010-07-01

申请人： Jonathan Greene ,  Frank W. Hawley ,  John McCollum

发明人： Jonathan Greene ,  Frank W. Hawley ,  John McCollum

IPC分类号： H01L45/00

CPC分类号： H03K19/1776 ,  H01L27/2436 ,  H01L27/2463 ,  H01L45/085 ,  H01L45/122 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/1266 ,  H01L45/141 ,  H01L45/142 ,  H01L45/149 ,  H01L45/1616 ,  H01L45/1625 ,  H01L45/1675 ,  H03K19/17724 ,  Y10S438/90

摘要： A resistive random access memory device formed on a semiconductor substrate comprises an interlayer dielectric having a via formed therethrough. A chemical-mechanical-polishing stop layer is formed over the interlayer dielectric. A barrier metal liner lines walls of the via. A conductive plug is formed in the via. A first barrier metal layer is formed over the chemical-mechanical-polishing stop layer and in electrical contact with the conductive plug. A dielectric layer is formed over the first barrier metal layer. An ion source layer is formed over the dielectric layer. A dielectric barrier layer is formed over the ion source layer, and includes a via formed therethrough communicating with the ion source layer. A second barrier metal layer is formed over the dielectric barrier layer and in electrical contact with the ion source layer. A metal interconnect layer is formed over the barrier metal layer.

摘要翻译： 形成在半导体衬底上的电阻性随机存取存储器件包括具有穿过其中形成的通孔的层间电介质。 在层间电介质上形成化学机械抛光停止层。 屏障金属衬垫线路通孔的墙壁。 在通孔中形成导电塞。 第一阻挡金属层形成在化学机械抛光停止层上并与导电塞电接触。 在第一阻挡金属层上形成电介质层。 在电介质层上形成离子源层。 介电阻挡层形成在离子源层上，并且包括与离子源层连通的通孔。 第二阻挡金属层形成在电介质阻挡层上并与离子源层电接触。 金属互连层形成在阻挡金属层的上方。

公开(公告)号：US07573746B1

公开(公告)日：2009-08-11

申请号：US11861504

申请日：2007-09-26

申请人： Jonathan Greene ,  Robert M. Salter, III

发明人： Jonathan Greene ,  Robert M. Salter, III

IPC分类号： G11C16/04

CPC分类号： G11C16/0433 ,  G11C16/04 ,  G11C16/10 ,  G11C16/12 ,  G11C16/14 ,  G11C16/3431 ,  G11C29/50 ,  H03K19/17776 ,  H03K19/1778

摘要： A method for storing data on nodes in memory cells of a non-volatile memory cell array including steps of setting non-volatile devices of the non-volatile memory cell array to a desired state, biasing pull-up devices and non-volatile devices in a first set of rows of the non-volatile memory cell array to an off state, loading data onto column lines of the non-volatile memory cell array and biasing non-volatile devices in a second set of rows in the memory cells of the non-volatile memory cell array to store data from the column lines on the nodes in the memory cells of the non-volatile memory cell array.

摘要翻译： 一种用于将数据存储在非易失性存储单元阵列的存储单元中的节点的方法，包括将非易失性存储单元阵列的非易失性设备设置为期望状态的步骤，将上拉设备和非易失性设备偏置 所述非易失性存储单元阵列的第一组行到关闭状态，将数据加载到所述非易失性存储单元阵列的列线上并且偏置所述非易失性存储单元阵列的存储单元中的第二组行中的非易失性设备， 非易失性存储单元阵列，用于存储来自非易失性存储单元阵列的存储单元中节点上列列的数据。

公开(公告)号：US07495473B2

公开(公告)日：2009-02-24

申请号：US11858330

申请日：2007-09-20

申请人： John McCollum ,  Gregory Bakker ,  Jonathan Greene

发明人： John McCollum ,  Gregory Bakker ,  Jonathan Greene

IPC分类号： G06F7/38 ,  H03K19/177

CPC分类号： H03K19/17728

摘要： A non-volatile-memory-transistor based lookup table for an FPGA includes a n:1 multiplexer. A non-volatile memory transistor is coupled to each of the n inputs of the multiplexer. The multiplexer has x address inputs wherein 2x=n as is known in the art. The output of the multiplexer is coupled to Vcc through a pullup transistor. The gate of the pullup transistor is coupled to the output of an address transition detector circuit that has inputs coupled to the address inputs of the multiplexer. A sense amplifier is coupled to the output of the multiplexer.

摘要翻译： 用于FPGA的基于非易失性存储器晶体管的查找表包括n：1复用器。 非易失性存储晶体管耦合到多路复用器的n个输入端中的每一个。 多路复用器具有x地址输入，其中2x = n，如本领域已知的。 多路复用器的输出通过上拉晶体管耦合到Vcc。 上拉晶体管的栅极耦合到具有耦合到多路复用器的地址输入的输入的地址转换检测器电路的输出。 读出放大器耦合到多路复用器的输出端。