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    Memory cell having enhanced high-K dielectric
    33.
    发明授权
    Memory cell having enhanced high-K dielectric 有权
    具有增强的高K电介质的存储单元

    公开(公告)号：US07365389B1

    公开(公告)日：2008-04-29

    申请号：US11008233

    申请日：2004-12-10

    申请人： Joong Jeon ,  Wei Zheng ,  Mark Randolph ,  Meng Ding ,  Hidehiko Shiraiwa

    发明人： Joong Jeon ,  Wei Zheng ,  Mark Randolph ,  Meng Ding ,  Hidehiko Shiraiwa

    IPC分类号： H01L29/792

    CPC分类号： H01L29/513 ,  H01L29/792

    摘要： A semiconductor memory device may include an intergate dielectric layer of a high-K, high barrier height dielectric material interposed between a charge storage layer and a control gate. With this intergate high-K, high barrier height dielectric in place, the memory device may be efficiently erased using Fowler-Nordheim tunneling.

    摘要翻译： 半导体存储器件可以包括介于电荷存储层和控制栅之间的高K，高势垒高电介质材料的隔间电介质层。 利用这种隔间高K，高势垒高电介质就位，可以使用Fowler-Nordheim隧道有效地擦除存储器件。

    Self-aligned STI SONOS
    34.
    发明授权
    Self-aligned STI SONOS 有权
    自对准STI SONOS

    公开(公告)号：US07303964B2

    公开(公告)日：2007-12-04

    申请号：US11113509

    申请日：2005-04-25

    申请人： Hidehiko Shiraiwa ,  Mark Randolph ,  Yu Sun

    发明人： Hidehiko Shiraiwa ,  Mark Randolph ,  Yu Sun

    IPC分类号： H01L21/336

    CPC分类号： H01L21/76229 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11568 ,  H01L27/11573

    摘要： Methods 300 and 350 are disclosed for fabricating shallow isolation trenches and structures in multi-bit SONOS flash memory devices. One method aspect 300 comprises forming 310 a multi-layer dielectric-charge trapping-dielectric stack 420 over a substrate 408 of the wafer 402, for example, an ONO stack 420, removing 312 the multi-layer dielectric-charge trapping-dielectric stack 420 in a periphery region 406 of the wafer 402, thereby defining a multi-layer dielectric-charge trapping-dielectric stack 420 in a core region 404 of the wafer 402. The method 300 further comprises forming 314 a gate dielectric layer 426 over the periphery region 406 of the substrate 408, forming 316 a first polysilicon layer 428 over the multi-layer dielectric-charge trapping-dielectric stack 420 in the core region 402 and the gate dielectric 426 in the periphery region 406 , then concurrently forming 318 an isolation trench 438 in the substrate 408 in the core region 404 and in the periphery region 406. Thereafter, the isolation trenches are filled 326 with a dielectric material 446, and a second polysilicon layer 452 that is formed 332 over the first polysilicon layer 428 and the filled trenches 438, forming an self-aligned STI structure 446. The method 300 avoids ONO residual stringers at STI edges in the periphery region, reduces active region losses, reduces thinning of the periphery gate oxide and the ONO at the STI edge, and reduces dopant diffusion during isolation implantations due to reduced thermal process steps.

    摘要翻译： 公开了用于在多位SONOS闪存器件中制造浅隔离沟槽和结构的方法300和350。 一个方法方面300包括在晶片402的衬底408（例如，ONO堆叠420）上形成310多层介电电荷俘获 - 电介质堆叠420，去除312多层介电电荷俘获 - 电介质堆叠420 在晶片402的外围区域406中，由此在晶片402的芯区域404中限定多层介电电荷捕获 - 电介质叠层420。 方法300还包括在衬底408的外围区域406上形成314栅极电介质层426，在芯区域402中的多层介电电荷捕获 - 电介质堆叠层420上形成316第一多晶硅层428，并且栅极 在外围区域406中的电介质426，然后同时在芯区域404和周边区域406中的衬底408中形成318隔离沟槽438。 此后，绝缘沟槽用介电材料446填充326，第二多晶硅层452在第一多晶硅层428和填充沟槽438上形成332，形成自对准STI结构446。 方法300避免在外围区域的STI边缘处的ONO残余桁条，减少有源区域损耗，减少STI边缘处的外围栅极氧化物和ONO的稀化，并且由于减少的热处理步骤，在隔离注入期间减少掺杂剂扩散。

    Semiconductor memory with data retention liner
    35.
    发明授权
    Semiconductor memory with data retention liner 有权
    具有数据保留衬垫的半导体存储器

    公开(公告)号：US07297592B1

    公开(公告)日：2007-11-20

    申请号：US11195201

    申请日：2005-08-01

    申请人： Minh Van Ngo ,  Arvind Halliyal ,  Tazrien Kamal ,  Hidehiko Shiraiwa ,  Rinji Sugino ,  Dawn Hopper ,  Pei-Yuan Gao

    发明人： Minh Van Ngo ,  Arvind Halliyal ,  Tazrien Kamal ,  Hidehiko Shiraiwa ,  Rinji Sugino ,  Dawn Hopper ,  Pei-Yuan Gao

    IPC分类号： H01L21/8247

    CPC分类号： H01L21/28282 ,  H01L21/3185 ,  H01L27/11568

    摘要： A manufacturing method for a dual bit flash memory includes providing a semiconductor substrate and depositing a charge-trapping dielectric layer with the depositing performed without using ammonia at an ultra-slow deposition rate. First and second bitlines are implanted and a wordline layer is deposited. A hard mask layer is deposited over the wordline layer. A photoresist is deposited over the wordline layer and used to form a hard mask. The photoresist is removed. The wordline layer is processed using the hard mask to form a wordline and the hard mask is removed. A reduced hydrogen, high-density data retention liner to reduce charge loss, covers the wordline and the charge-trapping dielectric layer. An interlayer dielectric layer is deposited over the data retention liner.

    摘要翻译： 一种用于双位闪速存储器的制造方法包括提供半导体衬底和沉积电荷捕获电介质层，其中沉积是以超低沉积速率使用氨而不使用氨。 植入第一和第二位线，并存放字线层。 硬掩模层沉积在字线层上。 光刻胶沉积在字线层上并用于形成硬掩模。 去除光致抗蚀剂。 使用硬掩模处理字线层以形成字线，并且去除硬掩模。 减少氢，高密度数据保持衬垫以减少电荷损失，覆盖字线和电荷捕获电介质层。 层间绝缘层沉积在数据保持衬里上。

    High K stack for non-volatile memory
    38.
    发明授权
    High K stack for non-volatile memory 有权
    高K堆栈用于非易失性存储器

    公开(公告)号：US07492001B2

    公开(公告)日：2009-02-17

    申请号：US11086310

    申请日：2005-03-23

    申请人： Wei Zheng ,  Mark Randolph ,  Hidehiko Shiraiwa

    发明人： Wei Zheng ,  Mark Randolph ,  Hidehiko Shiraiwa

    IPC分类号： H01L29/788 ,  H01L29/72

    CPC分类号： H01L29/792 ,  G11C16/0475 ,  H01L21/28273 ,  H01L21/28282

    摘要： A memory device may include a source region and a drain region formed in a substrate and a channel region formed in the substrate between the source and drain regions. The memory device may further include a first oxide layer formed over the channel region, the first oxide layer having a first dielectric constant, and a charge storage layer formed upon the first oxide layer. The memory device may further include a second oxide layer formed upon the charge storage layer, a layer of dielectric material formed upon the second oxide layer, the dielectric material having a second dielectric constant that is greater than the first dielectric constant, and a gate electrode formed upon the layer of dielectric material.

    摘要翻译： 存储器件可以包括形成在衬底中的源极区域和漏极区域以及形成在源极和漏极区域之间的衬底中的沟道区域。 存储器件还可以包括形成在沟道区上的第一氧化物层，第一氧化物层具有第一介电常数，以及形成在第一氧化物层上的电荷存储层。 存储器件还可以包括形成在电荷存储层上的第二氧化物层，形成在第二氧化物层上的介电材料层，介电材料具有大于第一介电常数的第二介电常数，以及栅电极 形成在电介质材料层上。

    Radical oxidation for bitline oxide of SONOS
    40.
    发明授权
    Radical oxidation for bitline oxide of SONOS 有权
    SONOS的位线氧化物的自由基氧化

    公开(公告)号：US07232724B1

    公开(公告)日：2007-06-19

    申请号：US11113507

    申请日：2005-04-25

    申请人： Hidehiko Shiraiwa ,  Joong Jeon ,  Weidong Qian

    发明人： Hidehiko Shiraiwa ,  Joong Jeon ,  Weidong Qian

    IPC分类号： H01L21/336

    CPC分类号： H01L27/11521 ,  H01L27/115

    摘要： Methods are disclosed for fabricating multi-bit SONOS flash memory cells, comprising forming a first dielectric layer and a charge trapping layer over a substrate of a wafer and selectively etching the dielectric and charge trapping layers down to a substrate region to form a bitline opening, then implanting a dopant ion species into the substrate associated with the bitline opening in a bitline region. A radical oxidation process is then used to form a second dielectric layer of a triple layer dielectric-charge trapping-dielectric stack over the charge trapping layer and to fill the bitline opening in the bitline regions of the wafer. Finally, a wordline structure is then formed over the triple layer dielectric-charge trapping-dielectric stack and the bitline regions of the wafer. A multi-bit flash memory array is also disclosed, comprising a bitline region in a substrate, a first dielectric layer overlying the substrate substantially adjacent to and substantially exposing the bitline region, a charge trapping layer overlying the first dielectric layer substantially adjacent to and substantially exposing the bitline region, a bitline oxide isolation structure or layer extending continuously over the bitline region and charge trapping layer, the isolation structure comprising a single dielectric material layer formed by the radical oxidation process, and a conductive wordline overlying the bitline oxide isolation structure or layer.

    摘要翻译： 公开了用于制造多位SONOS闪速存储器单元的方法，包括在晶片的衬底上形成第一介电层和电荷俘获层，并选择性地蚀刻电介质并将陷阱层电荷捕获到衬底区域以形成位线开口， 然后将掺杂剂离子物质注入与位线区域中的位线开口相关联的衬底中。 然后使用自由基氧化工艺在电荷俘获层上形成三层介电电荷俘获 - 电介质堆叠的第二介电层，并填充晶片的位线区域中的位线开口。 最后，在三层介电 - 电荷俘获 - 电介质堆叠和晶片的位线区域之后形成字线结构。 还公开了一种多位闪存阵列，其包括衬底中的位线区域，覆盖衬底的基本上邻近并基本上暴露位线区域的第一电介质层，覆盖第一电介质层的电荷俘获层，其基本上邻近于并且基本上 暴露位线区域，位线氧化物隔离结构或层，其在位线区域和电荷捕获层上连续延伸，所述隔离结构包括通过自由基氧化过程形成的单个电介质材料层，以及覆盖位线氧化物隔离结构的导电字线， 层。